JPH01302597A - 不揮発生半導体記憶装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電気的に消去、書込みの可能な不揮発性半
導体記憶装置の制御、例えばページ単位で書換え可能な
不揮発性半導体記憶装置の制御に関するものである。

［従来の技術］ 従来の不揮発性半導体記憶装置を、第３図乃至第４図を
用いて説明する。第３図はｒ１９８７　ｌ５ＳＣＣＤＩ
ＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲ５Ｐ
Ｐ７ロー７７　Ｊで開示された１つのメモリトランジス
タからなるメモリセルを有する従来の一括消去型ＥＥＰ
ＲＯＭの簡単な等価回路に、メモリトランジスタのゲー
ト線。

ドレイン線及びワード線に印加する電圧値を対応させた
ブロック図である。図において、１ａ〜１ｂはメモリト
ランジスタであり、当該メモリトランジスタ１は第４図
に示すように、半導体基板２の表面部に間隔を隔てて形
成してなるドレインであるドレイン拡散領域３と、ソー
スであるソース拡散領域４とを有し、この半導体基板２
の上を２００人程度の薄い酸化膜５で覆い、この酸化膜
５上にドレイン拡散領域３の偏部上に位置するようにフ
ローティングゲート６が設けられている。

さらにこのフローティングゲート６および酸化膜５の上
を酸化膜７で覆い、その酸化膜７上に上記ソース拡散領
域４とフローティングゲート６との上に位置するように
コントロールゲート８が設けられている。上記フローテ
ィングゲート６は、酸化膜５，７に囲まれて電気的に浮
遊状態にある。

また上記コントロールゲート８は、上記フローティング
ゲート６が存在しない部分で低くなる段差構造からなる
。このメモリトランジスタ１は、上記ドレイン拡散領域
３にビット線９が、ソース拡散領域４にソース線１０が
、コントロールゲート８にワード線１１が接続されてい
る。

上記メモリトランジスタ１８〜１ｄは、不揮発性半導体
記憶装置において格子状に配置され、それぞれの配列に
対応した各ドレイン拡散領域３がビット線９ａ、９ｂに
、各ソース拡散領域４がソース線１０ａ、１０ｂに、各
コントロールゲート８がワード線１１ａ、ｌｌｂに接続
されている。

次に動作について説明する。まず、データの消去、すな
わちすべてのメモリトランジスタ１ａ〜１ｂに１１１１
１を書込む動作は、すべてのビット線９ａ、９ｂを高電
圧ＶＰＰレベルに、すべてのワード線１１ａ、ｌｌｂを
接地電圧Ｏｖレベルにし、上記メモリトランジスタ１の
フローティングゲート６とドレイン拡散領域３との間に
高電界を生じさせる。このため、フローティングゲート
６に蓄積されていた電子が薄い酸化膜５を通してトンネ
ル現象によりドレイン拡散領域３に引き抜かれる。

その結果、フローティングゲート６は電子の欠乏状態と
なり、コントロールゲート８よりみたメモリトランジス
タ１の閾値電圧は低くなる（負のレベルとなる）。この
状態を論理的にｊｔＶＩが記憶されたとする。

上記データの消去が終了すると、書込みに移る。

この書込みはＥＰＲＯＭにおけるプログラム動作と同様
の方法で行ない、メモリトランジスタ１８〜１ｄにおけ
るメモリトランジスタ１ｃに書込みを行なうとして説明
する。上記選択されたメモリトランジスタ１ｃに対応す
る選択されたビット線９ｂをＶｐρレベルに、非選択の
ビット線９ａをＯＶレベルにし、選択されたワード線１
１ａをＶρＰレベルに、非選択のワード線１１ｂをＯｖ
レベルにする。このため、選択されたメモリトランジス
タ１ｃのドレイン拡散領域３およびコントロールゲート
８に高電界が生じる。このときドレイン拡散領域３の近
傍でホットエレクトロンが発生し、このホットエレクト
ロンはコントロールゲート８に印加された高電界により
加速されてフローティングゲート６に注入される。その
結果、フローティングゲート６は電子の蓄積状態となる
ため、コントロールゲート８よりみたメモリトランジス
タ１ｃの閾値電圧が高くなる（正のレベルとなる）。

このようにして選択されたメモリトランジスタＩＣに対
して論理的に１１０１１が書込まれる。なお、ソース線
１０ａ、１０ｂは常に接地電圧Ｏｖレベルに設定されて
いる。

以上のように、１メモリトランジスタ１メモリセル構成
のＥＥＰＲＯＭは、ＥＰＲＯＭのように紫外線消去の必
要性がなく電気的に消去が可能であり、通常のＥＥＰＲ
ＯＭのように２つ以上のトランジスタで１つのメモリセ
ルを構成する必要もなく１つのメモリトランジスタで１
つのメモリセルを構成できるので、半導体チップ面積の
縮小化ができる。

［発明が解決しようとする課題］ 従来の不揮発性半導体記憶装置は以上のように構成され
ているので、装置全体が一括消去されてしまい、書換え
不要のページも消去されて再び書込まねばならず、書換
えに時間がかかるなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ページ単位で消去できる不揮発性半導体記憶
装置の制御方式を得ることを目的とする。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置の制御方式は、
ポリシリコンまたはポリサイドで形成されたワード線を
コントロールゲートおよびドレインの上に設け、各メモ
リトランジスタのドレインはビット線に、コントロール
ゲートはソース線に接続して、データの消去は上記ビッ
ト線及びワード線に高圧を印加し、かつソース線を接地
することにより行ない、書込は上記ビット線とワード線
及びソース線に高圧を印加することにより行なうもので
ある。

［作用］ この発明における不揮発性半導体記憶装置の制御方式は
、消去するページのビット線及びワード線に高圧を印加
し、かつソース線を接地することにより、上記ワード線
のページ単位の消去を一括して行ない、また、書込むメ
モリトランジスタのビット線とワード線及びソース線に
高圧を印加することにより選択したメモリトランジスタ
に書込みを行なう。

［実施例］ 以下、この発明の一実施例である不揮発性半導体記憶装
置を第１図乃至第２図を用いて説明する。

なお、第３図および第４図と同じものは同一の符号を用
いて説明を省略する。図において、２１ａ〜２１ｄはメ
モリトランジスタであり、このメモリトランジスタ２１
ａ〜２１ｄは第１図に示すように、酸化膜５を介してソ
ース拡散領域４の端部上に位置されるようにフローティ
ングゲート６が設けられている。このフローティングゲ
ート６及び酸化膜５の上を酸化膜７で覆い、その酸化膜
７の上に上記フローティングゲート６の上に位置するよ
うにコントロールゲート８が設けられている。

さらにこのコントロールゲート８の上を酸化膜１５で覆
い、その酸化膜１５の上に上記コントロールゲート８と
トレイン拡散領域３の上に位置するようにワード線１１
が設けられている。上記ワード線１１は、ポリシリコン
から形成され、上記コントロールゲート８が存在しない
部分で低くなる段差構造からなる。また上記フローティ
ングゲート５及びコントロールゲート８は、それぞれ酸
化膜５，７．１５に囲まれて電気的に浮遊状態にある。

このメモリトランジスタ２１は、上記ドレイン拡散領域
３にビット線９が、コントロールゲート８にソース線１
０が接続されている。

次に動作について説明する。データの消去は、ビット線
９ａ、９ｂ及び選択されたページのワード線１１ａに高
電圧ＶＰＰレベルを印加し、ソース線１０ａ、１０ｂを
接地電圧ｏｖレベルとすることで、選択されたページの
メモリトランジスタ２１ａ、２１ｃのフローティングゲ
ート６に蓄積されていた電子を引き抜いて、上記選択さ
れたページが消去される。書込みは、選択されたメモリ
トランジスタ２１ｃのビット線９ｂ、ソース線１０ａ及
びワード線１１ａをＶＰＰレベルに印加することでフロ
ーティングゲート６に電子をアバランシェ注入すること
により行なわれる。

なお、本実施例においては、ワード線１１をポリシリコ
ンで形成するとしたが、上記ワード線１１をポリサイド
で形成するとしてもよい。

また、本実施例においては、不揮発性半導体記憶装置を
、メモリトランジスタ２１ａ〜２１ｄが４個からなり、
２ページの場合を示したが、上記メモリトランジスタ２
１は何個であっても、何ページの不揮発性半導体記憶装
置であってもよい。

［発明の効果］ 以上のように、この発明によれば不揮発性半導体記憶装
置の制御方式を、データの消去はビット線とワード線と
に高圧を印加し、かつソース線を接地することにより行
ない、書込は上記ビット線とワード線およびソース線に
高圧を印加することにより行なうので、ページ単位（ワ
ード線ごと）の消去が可能になり、書換え不要なページ
は消去しなくて済み、書換えの時間が短縮される。

【図面の簡単な説明】

第１図はこの発明の一実施例である不揮発性半導体記憶
装置のブロック図、第２図はこの発明の一実施例のメモ
リトランジスタの断面図、第３図は従来の不揮発性半導
体記憶装置のブロック図、第４図はメモリトランジスタ
の断面図である。 ３・・・ドレイン拡散領域、４・・・ソース拡散領域、
５．７．１５・・・酸化膜、６・・・フローティングゲ
ート、８・・コントロールゲート、９ａ、９ｂ・・・ビ
ット線、１０ａ、１０ｂ−ソース線、１１ａ。 １１ｂ・・ワード線、２１ａ〜２１ｄ・・・メモリトラ
ンジスタ。 代理人　　大　岩　増　雄　（ほか２名）第１図 第３図 第４図 手続補正書（自発） ２、発明の名称 不揮発性半導体記憶装置の制御方式 ３、補正をする者 事件との関係　特許出願人 代表者志岐守哉 ４゜代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号５
　補正の対象 ａ　補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第６頁第２０行目乃至第７頁第３行目「ト
レインの上に設け、・・・・・・に接続して、」とある
のを［ドレイン側基板上に設け、各メモリトランジスタ
のトレインはビット線に接続して、」と補正する。 （３）同書第７頁第４行目と、第６行目と、第１１行目
と、第１４行目と、第１０頁第５行目と、第７行目とに
「ソース線」とあるのを「コントロールゲート」と補正
する。 ・、４）同書第８頁第１２行目「拡散領域３の上に」と
あるのを［拡散領域３の端部上に」と補正する。 （５）同書第８頁第１６行目乃至第９頁第１行目「また
上記フローティングゲート５・・・・・・接続されてい
る。」とあるのを「また上記フローティングゲート５は
酸化膜５，７に囲まれて電気的に浮遊状態にある。この
メモリトランジスタ２１は、上記ドレイン拡散領域３に
ビット線９が接続されている。Ｊと補正する。 （６）同書第９頁第４行目乃至第５行目「ソース線１０
ａ、１０ｂを」とあるのを「選択されたメモリセルのコ
ントロールゲートを」と補正する。 （７）同書第９頁第１０行目乃至第１１行目「ソース線
１０ａ及びワード線１１ａをＶＰＰレベルに」とあるの
を「選択されたコントロールゲート及びワード線１１ａ
にＶＰＰレベルを」と補正する。 （８）同書第１０頁第２０行目ｒｌＯａ、１０ｂ−ソー
ス線、」とあるのをｒｌＯｂ・・・ソース線、」と補正
する。 （９）図面、第１図、第３図を別紙のとおり補正する。 以上 ２、特許請求の範囲 判導体基瓶上に酸化膜を介して位置されたフローティン
グゲートと、このフローティングゲートの上に酸化膜を
介して位置されたコントロールゲートと、上記コントロ
ールゲート上ならびにトレイン側の基板上に酸化膜を介
して位置されポリシリコンまたはポリサイドで形成され
たワード線とからなる複数のメモリトランジスタを備え
、各メモリトランジスタのドレインはビＬト蔓に接兼さ
れてなる不揮発性半導体記憶装置であって、データの消
去は上記ビット線及びワード線に高圧を印加し、かつコ
゛　ローμ　−　を接地することにより行ない、書込は
上記ビット線とワード線及び１′　ローμ　−　に高圧
を印加することにより行なうことを特徴とする不揮発性
半導体記憶装置の制御方式。 第１図

Claims (1)

【特許請求の範囲】
1. ソースの上に酸化膜を介して位置されたフローティング
   ゲートと、このフローティングゲートの上に酸化膜を介
   して位置されたコントロールゲートと、上記コントロー
   ルゲート上ならびにドレイン側の基板上に酸化膜を介し
   て位置されポリシリコンまたはポリサイドで形成された
   ワード線とからなる複数のメモリトランジスタを備え、
   各メモリトランジスタのドレインはビット線に、コント
   ロールゲートはソース線に接続されてなる不揮発性半導
   体記憶装置であって、データの消去は上記ビット線及び
   ワード線に高圧を印加し、かつソース線を接地すること
   により行ない、書込は上記ビット線とワード線及びソー
   ス線に高圧を印加することにより行なうことを特徴とす
   る不揮発性半導体記憶装置の制御方式。