JPH01296496A - 不揮発性半導体記憶装置の制御方式 - Google Patents
不揮発性半導体記憶装置の制御方式Info
- Publication number
- JPH01296496A JPH01296496A JP63127323A JP12732388A JPH01296496A JP H01296496 A JPH01296496 A JP H01296496A JP 63127323 A JP63127323 A JP 63127323A JP 12732388 A JP12732388 A JP 12732388A JP H01296496 A JPH01296496 A JP H01296496A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、電気的に消去、書込みの可能な不揮発性半
導体記憶装置の制御、例えはページ単位で書換え可能な
不揮発性半導体記憶装置の制御に関するものである。
導体記憶装置の制御、例えはページ単位で書換え可能な
不揮発性半導体記憶装置の制御に関するものである。
［従来の技術］
従来の不揮発性半導体記憶装置を、第３図乃至第４図を
用いて説明する。第３図はｒ１９８７ ｌ５ＳＣＣＤＩ
ＧＥＳＴ ＯＦ ＴＥＣ＋＋ＮＩＣＡＬ ＰＡＰＥＲ３
ｐｐ７ロー７７ Ｊて開示された１つのメモリ１〜ラン
ジスタからなるメモリセルを有する従来の一括消去型Ｅ
Ｅ Ｐ ＲＯＭの簡単な等何回路に、メモリトランジ
スタのグー１〜線。
用いて説明する。第３図はｒ１９８７ ｌ５ＳＣＣＤＩ
ＧＥＳＴ ＯＦ ＴＥＣ＋＋ＮＩＣＡＬ ＰＡＰＥＲ３
ｐｐ７ロー７７ Ｊて開示された１つのメモリ１〜ラン
ジスタからなるメモリセルを有する従来の一括消去型Ｅ
Ｅ Ｐ ＲＯＭの簡単な等何回路に、メモリトランジ
スタのグー１〜線。
ドレイン線及びツー１〜線トこ印加する電圧値を対応さ
せたブロック図である。図において、１ａ・〜１ｂはメ
モリトランジスタであり、当該メモ刀１〜ランジスタ１
は第４図に示すように、半導体基板２の表面部に間隔を
隔てて形成してなる１へレインであるドレイン拡散領域
３と、ソースであるソース拡散領域４とを有し、この半
導体基板２の」二を２００人程鹿の薄い酸化膜５で覆い
、この酸化膜５上にドレイン拡散領域３の端部上に位置
するようにフローティングゲ−１−６が設けられている
。
せたブロック図である。図において、１ａ・〜１ｂはメ
モリトランジスタであり、当該メモ刀１〜ランジスタ１
は第４図に示すように、半導体基板２の表面部に間隔を
隔てて形成してなる１へレインであるドレイン拡散領域
３と、ソースであるソース拡散領域４とを有し、この半
導体基板２の」二を２００人程鹿の薄い酸化膜５で覆い
、この酸化膜５上にドレイン拡散領域３の端部上に位置
するようにフローティングゲ−１−６が設けられている
。
さらにこのフコ−ティングケート６および酸化膜５の上
を酸化膜７で覆い、その酸化膜７の上に上記ソース拡散
領域４とフローティングゲート６との−にに位置するよ
うにコンＩ−ロールイーＩ−８が設けられている。−上
記フローテインクケート６は、酸化膜５，７に囲ま４℃
て電気的に浮遊状態にある。
を酸化膜７で覆い、その酸化膜７の上に上記ソース拡散
領域４とフローティングゲート６との−にに位置するよ
うにコンＩ−ロールイーＩ−８が設けられている。−上
記フローテインクケート６は、酸化膜５，７に囲ま４℃
て電気的に浮遊状態にある。
また」−記コンＩ−ロールイーＩ−８は、上記フローテ
ィングゲート６が存在しない部分で低くなる段差構造か
らなる。このメモリトランジスタ１は、上記ドレイン拡
散領域３にビット線９が、ソース拡散領域４にソース線
］−〇が、コントロールゲート８にワード線１１が接続
されている。
ィングゲート６が存在しない部分で低くなる段差構造か
らなる。このメモリトランジスタ１は、上記ドレイン拡
散領域３にビット線９が、ソース拡散領域４にソース線
］−〇が、コントロールゲート８にワード線１１が接続
されている。
」二記メモ１月〜ランシスタ１ａ〜１ｄは、不揮発性半
導体記憶装置において格子状に配置され、それぞ扛の配
列に対応した各ドレイン拡散領域３がピノ１〜線９ａ、
９ｂに、各ソース拡散領域４がソース線１０ａ、１０ｂ
に、各コン１〜ロールゲート８がワード線１１ａ、ｌｌ
ｂに接続されている。
導体記憶装置において格子状に配置され、それぞ扛の配
列に対応した各ドレイン拡散領域３がピノ１〜線９ａ、
９ｂに、各ソース拡散領域４がソース線１０ａ、１０ｂ
に、各コン１〜ロールゲート８がワード線１１ａ、ｌｌ
ｂに接続されている。
次に動作について説明する。まず、データの消去、すな
わちすべてのメモリトランジスタ１ａ〜■ｂに”１″を
書込む動作は、すべてのビット線９ａ、９ｂを高電圧Ｖ
Ｐｐレベルに、すべてのワード線１．１ａ、ｌｌｂを接
地電圧Ｏ■レルベにし、上記メモリトランジスタ上のフ
ローティンフケ−１−６と１くレイン拡散領域３との間
に高電界を生じさせる。このため、フローティングゲー
ト６に蓄積されていた電子が薄い酸化膜５を通してトン
ネル現象によりドレイン拡散領域３に引き抜かれる。
わちすべてのメモリトランジスタ１ａ〜■ｂに”１″を
書込む動作は、すべてのビット線９ａ、９ｂを高電圧Ｖ
Ｐｐレベルに、すべてのワード線１．１ａ、ｌｌｂを接
地電圧Ｏ■レルベにし、上記メモリトランジスタ上のフ
ローティンフケ−１−６と１くレイン拡散領域３との間
に高電界を生じさせる。このため、フローティングゲー
ト６に蓄積されていた電子が薄い酸化膜５を通してトン
ネル現象によりドレイン拡散領域３に引き抜かれる。
その結果、フローティングゲート６は電子の欠乏状態と
なり、コン１ヘロールゲ−１−８よりみたメモリトラン
ジスタ１の閾値電圧は低くなる（負のレベルとなる）。
なり、コン１ヘロールゲ−１−８よりみたメモリトラン
ジスタ１の閾値電圧は低くなる（負のレベルとなる）。
この状態を論理的に１１１１１が記憶されたとする。
上記データの消去が終了すると、書込みに移る。
この書込みはＥＰＲＯＭに才９けるプログラム動作と同
様の方法で行ない、メモｊｌ ｌ−ランジスタ１ａ〜１
ｄにおけるメモリｌ−ランラスタ１ｃに書込みを行なう
として説明する、上記選択されたメモリトランジスタ１
ｃに対応する選択されたビット線９ｂをＶＰＰレヘレベ
ル非選択のビン１〜線９ａをＯＶレベルにし、選択され
たワード線１１ａをＶＰＰレベルに、非選択のワード線
１１ｂをＯｖレベルにする。このため、選択されたメモ
リ１〜ランジスタ１ｃのドレイン拡散領域３およびコン
１〜ロールゲート８に高電界が生しる。このときドレイ
ン拡散領域３の近傍でホットエレクトロンが発生し、こ
のホットエレクトロンはコン１ロールゲー１−８に印加
された高電界により加速されてフローティングゲート６
に注入される。その結果、フローティングイー１へ６は
電子の蓄積状態となるため、コントロールゲート８より
みたメモリ［・ランジスタ１ｃの閾値電圧が高くなる（
正のレベルとなる）。
様の方法で行ない、メモｊｌ ｌ−ランジスタ１ａ〜１
ｄにおけるメモリｌ−ランラスタ１ｃに書込みを行なう
として説明する、上記選択されたメモリトランジスタ１
ｃに対応する選択されたビット線９ｂをＶＰＰレヘレベ
ル非選択のビン１〜線９ａをＯＶレベルにし、選択され
たワード線１１ａをＶＰＰレベルに、非選択のワード線
１１ｂをＯｖレベルにする。このため、選択されたメモ
リ１〜ランジスタ１ｃのドレイン拡散領域３およびコン
１〜ロールゲート８に高電界が生しる。このときドレイ
ン拡散領域３の近傍でホットエレクトロンが発生し、こ
のホットエレクトロンはコン１ロールゲー１−８に印加
された高電界により加速されてフローティングゲート６
に注入される。その結果、フローティングイー１へ６は
電子の蓄積状態となるため、コントロールゲート８より
みたメモリ［・ランジスタ１ｃの閾値電圧が高くなる（
正のレベルとなる）。
このようにして選択されたメモリトランジスタ１ｃに対
して論理的に１１０１１が書込まれる。なお、ソース線
１０ａ、１０ｂは常に接地電圧Ｏｖレベルに設定されて
いる。
して論理的に１１０１１が書込まれる。なお、ソース線
１０ａ、１０ｂは常に接地電圧Ｏｖレベルに設定されて
いる。
以上のように、１メモリトランジスタ１メモリセル構成
のＥＥＰＲＯＭは、ＥＰＲＯＭのように紫外線消去の必
要性がなく電気的に消去が可能であり、通常のＥＥＰＲ
ＯＭのように２つ以上のトランジスタで１つのメモリセ
ルを構成する必要もなく１つのメモリ１〜ランジスタで
１つのメモリセルを構成できるので、半導体チップ面積
の縮小化ができる。
のＥＥＰＲＯＭは、ＥＰＲＯＭのように紫外線消去の必
要性がなく電気的に消去が可能であり、通常のＥＥＰＲ
ＯＭのように２つ以上のトランジスタで１つのメモリセ
ルを構成する必要もなく１つのメモリ１〜ランジスタで
１つのメモリセルを構成できるので、半導体チップ面積
の縮小化ができる。
［発明が解決しようとする課題］
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、装置全体が一括消去されてしまい、書換え
不要のページも消去されて再び書込まねばならず、書換
えに時間がかかるなどの問題点があった。
ているので、装置全体が一括消去されてしまい、書換え
不要のページも消去されて再び書込まねばならず、書換
えに時間がかかるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ページ単位で消去できる不揮発性半導体記憶
装置の制御方式を得ることを目的とする。
たもので、ページ単位で消去できる不揮発性半導体記憶
装置の制御方式を得ることを目的とする。
［課題を解決するための手段］
この発明に係る不揮発性半導体記憶装置の制御方式は、
各メモリトランジスタのドレインはビット線に、ソース
はソース線に、コントロールゲートはワード線に接続し
て、データの消去は上記ソース線に高圧を印加し、かつ
ワード線を接地する二とにより行ない、書込は−１−記
ヒソト線とワード線［こ高圧を印加し、かつソース線を
接地することにより行なうものである。
各メモリトランジスタのドレインはビット線に、ソース
はソース線に、コントロールゲートはワード線に接続し
て、データの消去は上記ソース線に高圧を印加し、かつ
ワード線を接地する二とにより行ない、書込は−１−記
ヒソト線とワード線［こ高圧を印加し、かつソース線を
接地することにより行なうものである。
［作用］
この発明における不揮発性半導体記憶装置の制御方式は
、消去するページのソース線に高圧を印加し、かつワー
ド線を接地することにより、上記ワード線のページ単位
の消去を−・括して行ない、また、書込む、メモリトラ
ンジスタのビット線とワード線に高圧を印加し、かつソ
ース線を接地することにより選択したメモリトランジス
タに書込みを行なう。
、消去するページのソース線に高圧を印加し、かつワー
ド線を接地することにより、上記ワード線のページ単位
の消去を−・括して行ない、また、書込む、メモリトラ
ンジスタのビット線とワード線に高圧を印加し、かつソ
ース線を接地することにより選択したメモリトランジス
タに書込みを行なう。
［実施例］
以下、この発明の一実施例である不揮発性半導体記憶装
置を第１図を用いて説明する。なお、第３図および第４
図と同じものは同一の符号を用いて説明を省略する。図
において、２１ａ〜２１ｄはメモリトランジスタであり
、このメモリトランジスタ２ ］、 ａ〜２１ｄは、ド
レイン拡散領域３の−４−トこコン１−ロールイー１−
８が位置しており、ソース拡散領域４の−１−にフロー
ティングゲート６と上記コン１〜ロールゲート８が位置
している。
置を第１図を用いて説明する。なお、第３図および第４
図と同じものは同一の符号を用いて説明を省略する。図
において、２１ａ〜２１ｄはメモリトランジスタであり
、このメモリトランジスタ２ ］、 ａ〜２１ｄは、ド
レイン拡散領域３の−４−トこコン１−ロールイー１−
８が位置しており、ソース拡散領域４の−１−にフロー
ティングゲート６と上記コン１〜ロールゲート８が位置
している。
次に動作について説明する。データの消去は選択された
ページのソース線１０ａに高電圧ＶＰＰレヘルベ印加し
、ワード線１１ａ、ｌｌｂを接地電圧Ｏ■レベルとする
ことて、フローティングケート６しこ蓄積されていた電
子を引き抜いて、上記選択されたページが消去される。
ページのソース線１０ａに高電圧ＶＰＰレヘルベ印加し
、ワード線１１ａ、ｌｌｂを接地電圧Ｏ■レベルとする
ことて、フローティングケート６しこ蓄積されていた電
子を引き抜いて、上記選択されたページが消去される。
このときピッ１〜線９ａ、９ｂはＯ■レベルでもフロー
ティングでもよい。書込みは、選択されたメモリトラン
ジスタ２１ｃのワード線１１ａとピッ１−線９ｂとを■
ρｐレヘルベ印加し、上記ソース線１０ｂをＯ■レベル
にすることでフローティングケート６に電子をアバラン
シェ注入することにより行なわれる。
ティングでもよい。書込みは、選択されたメモリトラン
ジスタ２１ｃのワード線１１ａとピッ１−線９ｂとを■
ρｐレヘルベ印加し、上記ソース線１０ｂをＯ■レベル
にすることでフローティングケート６に電子をアバラン
シェ注入することにより行なわれる。
なお、本実施例においては、１ページごとの消去ができ
るとしたが、第２図に示すようにソース線１０を２本の
ワード線１１ａ、ｌｌｂ、すなわち２ペ一ジ分のメモリ
トランジスタ２１で共有し、２ページごとの消去ができ
るようにしてもよい。
るとしたが、第２図に示すようにソース線１０を２本の
ワード線１１ａ、ｌｌｂ、すなわち２ペ一ジ分のメモリ
トランジスタ２１で共有し、２ページごとの消去ができ
るようにしてもよい。
また、本実施例においては、不揮発性半導体能憶装置を
、メモリトランジスタ２１ａ〜２１ｄが４個からなり、
２ページの場合を示したが、上記メモリトランジスタ２
１は何個であっても、何ページの不揮発性半導体記憶装
置であってもよい。
、メモリトランジスタ２１ａ〜２１ｄが４個からなり、
２ページの場合を示したが、上記メモリトランジスタ２
１は何個であっても、何ページの不揮発性半導体記憶装
置であってもよい。
［発明の効果コ
以上のように、この発明によれば不揮発性半導体記憶装
置の制御方式を、データの消去は上記ソース線に高圧を
印加し、かつワード線を接地することにより行ない、書
込は上記ビット線とワード線［こ高圧を印加し、かつソ
ース線を接地することにより行なうので、ページ単位（
ワード線ごと）の消去が可能になり、書換え不要なペー
ジは消去しなくて済み、書換えの時間が短縮される。
置の制御方式を、データの消去は上記ソース線に高圧を
印加し、かつワード線を接地することにより行ない、書
込は上記ビット線とワード線［こ高圧を印加し、かつソ
ース線を接地することにより行なうので、ページ単位（
ワード線ごと）の消去が可能になり、書換え不要なペー
ジは消去しなくて済み、書換えの時間が短縮される。
第１図はこの発明の一実施例である不揮発性半導体記憶
装置のブロック図、第２図は他の実施例である不揮発性
半導体記憶装置のブロック図、第３図は従来の不揮発性
半導体記憶装置のブロック図、第４図はメモ１月−ラン
ジスタの断面図である。 ３ ・ドレイン拡散領域、４−ソース拡散領域、＝８− ６・・フローティングゲート、８・・コントロールゲー
ト、９ａ、９ｂ−ビン１〜線、１０ａ、１０ｂ・ソース
線、ｌｌａ、１ｌｂ−ワード線、２１ａ〜２１ｄ・メモ
リトランジスタ。 代理人 大 岩 増 雄 （ばか２名）区 ！ｔ ） ｌ・ づｃＯ＝ 手続補正書（自発） ２０発明の名称 不揮発性半導体記憶装置の制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の陶工丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の陶工丁目２番３号５
補正の対象 発明の詳細な説明、図面の欄。 ６ 補正の内容 （１）明細書第２頁第１２行目乃至第１３行目ｒ １
ａ−１ｂは」とあるのをｒ ｌ ａ−１ｄは」と補正す
る。 （２）図面、第１図乃至第４図を別紙のとおり補正する
。 以上 区 図１′０
寸昧
派 ＣＩ’） ■ ・ （’Ｊ
装置のブロック図、第２図は他の実施例である不揮発性
半導体記憶装置のブロック図、第３図は従来の不揮発性
半導体記憶装置のブロック図、第４図はメモ１月−ラン
ジスタの断面図である。 ３ ・ドレイン拡散領域、４−ソース拡散領域、＝８− ６・・フローティングゲート、８・・コントロールゲー
ト、９ａ、９ｂ−ビン１〜線、１０ａ、１０ｂ・ソース
線、ｌｌａ、１ｌｂ−ワード線、２１ａ〜２１ｄ・メモ
リトランジスタ。 代理人 大 岩 増 雄 （ばか２名）区 ！ｔ ） ｌ・ づｃＯ＝ 手続補正書（自発） ２０発明の名称 不揮発性半導体記憶装置の制御方式 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の陶工丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住 所 東京都千代田区丸の陶工丁目２番３号５
補正の対象 発明の詳細な説明、図面の欄。 ６ 補正の内容 （１）明細書第２頁第１２行目乃至第１３行目ｒ １
ａ−１ｂは」とあるのをｒ ｌ ａ−１ｄは」と補正す
る。 （２）図面、第１図乃至第４図を別紙のとおり補正する
。 以上 区 図１′０
寸昧
派 ＣＩ’） ■ ・ （’Ｊ
Claims (1)
- ソースの上に酸化膜を介して位置されたフローティング
ゲートを有し、コントロールゲートが上記フローティン
グゲート上ならびにドレイン側の基板上に酸化膜を介し
て配置された複数のメモリトランジスタを備え、各メモ
リトランジスタのドレインはビット線に、ソースはソー
ス線に、コントロールゲートはワード線に接続されてな
る不揮発性半導体記憶装置であって、データの消去は上
記ソース線に高圧を印加し、かつワード線を接地するこ
とにより行ない、書込は上記ビット線とワード線に高圧
を印加し、かつソース線を接地することにより行なうこ
とを特徴とする不揮発性半導体記憶装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127323A JPH01296496A (ja) | 1988-05-25 | 1988-05-25 | 不揮発性半導体記憶装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63127323A JPH01296496A (ja) | 1988-05-25 | 1988-05-25 | 不揮発性半導体記憶装置の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296496A true JPH01296496A (ja) | 1989-11-29 |
Family
ID=14957089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127323A Pending JPH01296496A (ja) | 1988-05-25 | 1988-05-25 | 不揮発性半導体記憶装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296496A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223597A (ja) * | 1988-07-11 | 1990-01-25 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH03250495A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH0484216A (ja) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | 半導体ディスク装置のデータ消去方法 |
| JPH04205893A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2007503678A (ja) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | 半導体メモリ素子及び該素子を動作させる方法 |
-
1988
- 1988-05-25 JP JP63127323A patent/JPH01296496A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223597A (ja) * | 1988-07-11 | 1990-01-25 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JPH03250495A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
| JPH0484216A (ja) * | 1990-07-26 | 1992-03-17 | Toshiba Corp | 半導体ディスク装置のデータ消去方法 |
| JPH04205893A (ja) * | 1990-11-29 | 1992-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2007503678A (ja) * | 2003-05-13 | 2007-02-22 | イノヴァティーヴ シリコン， インコーポレーテッド | 半導体メモリ素子及び該素子を動作させる方法 |
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