JPH01302936A - ネットワーク・インタフェース - Google Patents
ネットワーク・インタフェースInfo
- Publication number
- JPH01302936A JPH01302936A JP13296688A JP13296688A JPH01302936A JP H01302936 A JPH01302936 A JP H01302936A JP 13296688 A JP13296688 A JP 13296688A JP 13296688 A JP13296688 A JP 13296688A JP H01302936 A JPH01302936 A JP H01302936A
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- Japan
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- port
- network
- microprocessor
- memory
- interface
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明は、幹線ネットワークと支線ネットワークとを
接続するためのネットワーク・インタフェースに係り、
特に各種統計情報およびネットワーク構成情報等を格納
するためにインタフェースに設けられた内部メモリのア
クセス方式に関する。
接続するためのネットワーク・インタフェースに係り、
特に各種統計情報およびネットワーク構成情報等を格納
するためにインタフェースに設けられた内部メモリのア
クセス方式に関する。
（従来の技術）
幾つかの支線ネットワークをそれぞれ独立のネットワー
ク・インタフェースにより幹線ネットワークに結合した
ネットワーク・システムでは、特に異なる支線ネットワ
ークに属するノード間のデータ転送を幹線ネットワーク
を介して行うためには、どの支線ネットワークにどのノ
ードアドレスをもったノードが接続されているかを知る
必要がある。そこで、各ネットワーク・インタフェース
には、ノードアドレスとこのノードアドレスか割付けら
れたノードが属する支線ネットワークを示すアドレスと
の対応を示すアドレス情報（ネットワーク構成情報）を
登録するアドレス変換テーブルが置かれる内部メモリ（
ＲＡＭ）が設けられる。この内部メモリには、支線ネッ
トワークから幹線ネットワークへのパケット数、幹線ネ
ットワークから支線ネットワークへのパケット数、およ
び支線ネットワーク上のパケット数等を示す各種の統計
情報、更には障害情報等も格納される。
ク・インタフェースにより幹線ネットワークに結合した
ネットワーク・システムでは、特に異なる支線ネットワ
ークに属するノード間のデータ転送を幹線ネットワーク
を介して行うためには、どの支線ネットワークにどのノ
ードアドレスをもったノードが接続されているかを知る
必要がある。そこで、各ネットワーク・インタフェース
には、ノードアドレスとこのノードアドレスか割付けら
れたノードが属する支線ネットワークを示すアドレスと
の対応を示すアドレス情報（ネットワーク構成情報）を
登録するアドレス変換テーブルが置かれる内部メモリ（
ＲＡＭ）が設けられる。この内部メモリには、支線ネッ
トワークから幹線ネットワークへのパケット数、幹線ネ
ットワークから支線ネットワークへのパケット数、およ
び支線ネットワーク上のパケット数等を示す各種の統計
情報、更には障害情報等も格納される。
さて、上記したネットワーク・インタフェースには、例
えば汎用シリアルポートを介して（パーソナルコンピュ
ータ等の）端末か接続されており、この端末からネット
ワーク・インタフェースの制御用マイクロプロセッサに
対して、上記内部メモリに散在しているネットワーク構
成情報や各種統計情報等のアクセスを要求できるように
構成されている。制御用マイクロプロセッサは、端末か
らのアクセス要求を受取ると、同要求に応して内部メモ
リをアクセスし、例えばリード要求であ゛ ればリード
した情報を端末に渡すといったメモリアクセス並びにデ
ータ転送処理を行う。
えば汎用シリアルポートを介して（パーソナルコンピュ
ータ等の）端末か接続されており、この端末からネット
ワーク・インタフェースの制御用マイクロプロセッサに
対して、上記内部メモリに散在しているネットワーク構
成情報や各種統計情報等のアクセスを要求できるように
構成されている。制御用マイクロプロセッサは、端末か
らのアクセス要求を受取ると、同要求に応して内部メモ
リをアクセスし、例えばリード要求であ゛ ればリード
した情報を端末に渡すといったメモリアクセス並びにデ
ータ転送処理を行う。
（発明が解決しようとする課題）
上記したように従来のネットワーク・インタフェースで
は、同インタフェースと接続されている端末からのメモ
リアクセス要求に応じて、制御用のマイクロプロセッサ
がインタフェース内部のメモリ上に散在しているネット
ワーク構成情報や各種統計情報等をアクセスするように
していたため、制御用マイクロプロセッサに多大な負荷
がかかるという問題かあった。
は、同インタフェースと接続されている端末からのメモ
リアクセス要求に応じて、制御用のマイクロプロセッサ
がインタフェース内部のメモリ上に散在しているネット
ワーク構成情報や各種統計情報等をアクセスするように
していたため、制御用マイクロプロセッサに多大な負荷
がかかるという問題かあった。
したがってこの発明は、ネットワーク・インタフェース
と接続される端末からのメモリアクセス要求時における
制御用マイクロプロセッサの負荷が軽減できるようにす
ることを解決すべき課題とする。
と接続される端末からのメモリアクセス要求時における
制御用マイクロプロセッサの負荷が軽減できるようにす
ることを解決すべき課題とする。
［発明の構成］
（課題を解決するための手段）
この発明は、幹線ネットワークと支線ネットワークとを
接続するためのネットワーク・インタフェースに設けら
れる各種統計情報およびネットワーク構成情報等を格納
するためのメモリを、第１ポートおよび第２ポートを持
つ２ポートメモリで構成すると共に、上記インタフェー
スに接続される端末からのアクセス要求に応じて制御用
の第１マイクロプロセッサから独立に２ポートメモリを
アクセスし、要求された処理を行う第２マイクロプロセ
ッサと、この第２マイクロプロセッサの処理に供される
データ並びに処理結果を格納するためのローカルメモリ
とを設け、第１マイクロプロセッサからは第１ボートを
介して、第２マイクロプロセッサからは第２ポートを介
して２ポートメモリがアクセスされるようにしたことを
特徴とする。
接続するためのネットワーク・インタフェースに設けら
れる各種統計情報およびネットワーク構成情報等を格納
するためのメモリを、第１ポートおよび第２ポートを持
つ２ポートメモリで構成すると共に、上記インタフェー
スに接続される端末からのアクセス要求に応じて制御用
の第１マイクロプロセッサから独立に２ポートメモリを
アクセスし、要求された処理を行う第２マイクロプロセ
ッサと、この第２マイクロプロセッサの処理に供される
データ並びに処理結果を格納するためのローカルメモリ
とを設け、第１マイクロプロセッサからは第１ボートを
介して、第２マイクロプロセッサからは第２ポートを介
して２ポートメモリがアクセスされるようにしたことを
特徴とする。
（作用）
上記の構成によれば、ネットワーク・インタフェース内
部のメモリ （２ポートメモリ）上に散在しているネッ
トワーク構成情報や各種統計情報等のアクセスが、新た
に用意されたマイクロプロセッサによって制御用マイク
ロプロセッサから独立に行われるため、制御用マイクロ
プロセッサの負荷が軽減される。
部のメモリ （２ポートメモリ）上に散在しているネッ
トワーク構成情報や各種統計情報等のアクセスが、新た
に用意されたマイクロプロセッサによって制御用マイク
ロプロセッサから独立に行われるため、制御用マイクロ
プロセッサの負荷が軽減される。
（実施例）
第１図はこの発明の一実施例に係るネットワーク・イン
タフェースのブロック構成図である。
タフェースのブロック構成図である。
同図において、１１はネットワーク・インタフェース全
体を制御する制御用マイクロプロセッサ、１２は制御用
マイクロプロセッサ１１のバス、１３はノードアドレス
とこのノードアドレスが割付けられたノードが属する支
線ネットワークを示すアドレスとの対応を示すアドレス
情報（ネットワーク構成情報）を登録するアドレス変換
テーブルや各種統計情報、障害情報等を格納するための
２ポートメモリである。２ポートメモリ１３はポート１
．３−１゜１３−２を有している。２ポートメモリ１３
のポート１３−１はバス１２と接続されており、制御用
マイクロプロセッサ１１はポート１３−１を介して２ポ
ートメモリ１３をアクセスするようになっている。
体を制御する制御用マイクロプロセッサ、１２は制御用
マイクロプロセッサ１１のバス、１３はノードアドレス
とこのノードアドレスが割付けられたノードが属する支
線ネットワークを示すアドレスとの対応を示すアドレス
情報（ネットワーク構成情報）を登録するアドレス変換
テーブルや各種統計情報、障害情報等を格納するための
２ポートメモリである。２ポートメモリ１３はポート１
．３−１゜１３−２を有している。２ポートメモリ１３
のポート１３−１はバス１２と接続されており、制御用
マイクロプロセッサ１１はポート１３−１を介して２ポ
ートメモリ１３をアクセスするようになっている。
１４はパーソナルコンピュータ等の端末（図示せず）と
通信するための汎用シリアルポート、１５は支線ネット
ワークとしての例えばバス型ローカルエリアネットワー
ク（以下、バス型ＬＡＮと称する）２１と結合するため
のインタフェース（バスインタフェース）、１６は幹線
ネットワークとしての例えばリング型ローカルエリアネ
ットワーク（以下、リング型ＬＡＮと称する）２２と結
合するためのインタフェース（リングインタフェース）
である。バスインタフェース１５およびリングインタフ
ェース１６はバス１２に接続されている。
通信するための汎用シリアルポート、１５は支線ネット
ワークとしての例えばバス型ローカルエリアネットワー
ク（以下、バス型ＬＡＮと称する）２１と結合するため
のインタフェース（バスインタフェース）、１６は幹線
ネットワークとしての例えばリング型ローカルエリアネ
ットワーク（以下、リング型ＬＡＮと称する）２２と結
合するためのインタフェース（リングインタフェース）
である。バスインタフェース１５およびリングインタフ
ェース１６はバス１２に接続されている。
１７は汎用シリアルポート１４を介して与えられる端末
からのメモリアクセス要求に応じて２ポートメモリ１３
の各種統計情報等をポート１３−２を介してアクセスし
、必要に応じて編集処理等を行う編集用マイクロプロセ
ッサ、１８は編集用マイクロプロセッサ１７のバス、１
９は編集用マイクロプロセッサ１７によって編集された
データ等を一時格納するのに供されるローカルメモリで
ある。このローカルメモリ１９は２ポートメモリ１３の
ポート１３−２、汎用シリアルポート１４と共にバス１
８に接続されている。
からのメモリアクセス要求に応じて２ポートメモリ１３
の各種統計情報等をポート１３−２を介してアクセスし
、必要に応じて編集処理等を行う編集用マイクロプロセ
ッサ、１８は編集用マイクロプロセッサ１７のバス、１
９は編集用マイクロプロセッサ１７によって編集された
データ等を一時格納するのに供されるローカルメモリで
ある。このローカルメモリ１９は２ポートメモリ１３の
ポート１３−２、汎用シリアルポート１４と共にバス１
８に接続されている。
次に、第１図の構成の動作を、２ポートメモリ１３から
の統計情報リードを例に説明する。まず、図示せぬ端末
から統計情報リード要求が発せられたものとする。この
要求は、汎用シリアルポート１４、バス１８を介して編
集用マイクロプロセッサ１７に伝えられる。編集用マイ
クロプロセッサ】７は、上記統計情報リード要求を受取
ると、制御用マイクロプロセッサ１１から独立に２ポー
トメモリ１３をポート１３−２を介して検索し、リード
したデータを編集し、ローカルメモリ１９に一時格納す
る。ローカルメモリ１９に格納された編集済みの統計情
報は、編集用マイクロプロセッサ１７の制御によりバス
１８を介して汎用シリアルポート１４に転送され、同シ
リアルポート１４を介して端末に編集済みの統計情報が
送られる。この間、制御用マイクロプロセッサ１１は、
バス１２を介して２ポートメモリ１３をアクセスしてハ
ツシュ方式によるアドレス変換テーブル検索を行ったり
、バスインタフェース１５並びにリングインタフェース
１６の制御等を行うことができる。
の統計情報リードを例に説明する。まず、図示せぬ端末
から統計情報リード要求が発せられたものとする。この
要求は、汎用シリアルポート１４、バス１８を介して編
集用マイクロプロセッサ１７に伝えられる。編集用マイ
クロプロセッサ】７は、上記統計情報リード要求を受取
ると、制御用マイクロプロセッサ１１から独立に２ポー
トメモリ１３をポート１３−２を介して検索し、リード
したデータを編集し、ローカルメモリ１９に一時格納す
る。ローカルメモリ１９に格納された編集済みの統計情
報は、編集用マイクロプロセッサ１７の制御によりバス
１８を介して汎用シリアルポート１４に転送され、同シ
リアルポート１４を介して端末に編集済みの統計情報が
送られる。この間、制御用マイクロプロセッサ１１は、
バス１２を介して２ポートメモリ１３をアクセスしてハ
ツシュ方式によるアドレス変換テーブル検索を行ったり
、バスインタフェース１５並びにリングインタフェース
１６の制御等を行うことができる。
なお、以上の動作は、２ポートメモリ１３に置かれるア
ドレス変換テーブル上に散在するアドレス情報（ネット
ワーク構成情報）をリードすることが要求された場合に
も同様に行われる。また、リード動作に限らず、汎用シ
リアルポート１４を介して転送される端末からのライト
データを編集用マイクロプロセッサ１７の制御によって
制御用マイクロプロセッサ１１から独立に２ポートメモ
リ１３にライトすることも可能である。この場合、端末
からのライトデータはローカルメモリ１９に一旦格納さ
れた後に、２ポートメモリ１３にライトされる。
ドレス変換テーブル上に散在するアドレス情報（ネット
ワーク構成情報）をリードすることが要求された場合に
も同様に行われる。また、リード動作に限らず、汎用シ
リアルポート１４を介して転送される端末からのライト
データを編集用マイクロプロセッサ１７の制御によって
制御用マイクロプロセッサ１１から独立に２ポートメモ
リ１３にライトすることも可能である。この場合、端末
からのライトデータはローカルメモリ１９に一旦格納さ
れた後に、２ポートメモリ１３にライトされる。
［発明の効果］
以上詳述したようにこの発明によれば、ネットワーク・
インタフェース内部のメモリ （２ポートメモリ）上に
散在しているネットワーク構成情報や各種統計情報等の
アクセス処理が、新たに用意したマイクロプロセッサに
よって制御用マイクロプロセッサから独立に行われるた
め、制御用マイクロプロセッサの負荷が軽減でき、制御
用マイクロプロセッサによるインタフェース制御など他
の処理が高速に行える。
インタフェース内部のメモリ （２ポートメモリ）上に
散在しているネットワーク構成情報や各種統計情報等の
アクセス処理が、新たに用意したマイクロプロセッサに
よって制御用マイクロプロセッサから独立に行われるた
め、制御用マイクロプロセッサの負荷が軽減でき、制御
用マイクロプロセッサによるインタフェース制御など他
の処理が高速に行える。
第１図はこの発明の一実施例に係るネットワーク・イン
タフェースのブロック構成図である。 １１・・制御用マイクロプロセッサ、１３・・・２ボー
トメモリ（内部メモリ）、１４・・・汎用シリアルポー
ト、１５・・・バスインタフェース、１６・・・リング
インタフェース、１７・・・編集用マイクロプロセッサ
、１９・・・ローカルメモリ、２１・・・バス型ＬＡＮ
（支線ネットワーク）、２２・・・リング型ＬＡＮ
（幹線ネットワーク）。 出願人代理人 弁理士 鈴江武彦
タフェースのブロック構成図である。 １１・・制御用マイクロプロセッサ、１３・・・２ボー
トメモリ（内部メモリ）、１４・・・汎用シリアルポー
ト、１５・・・バスインタフェース、１６・・・リング
インタフェース、１７・・・編集用マイクロプロセッサ
、１９・・・ローカルメモリ、２１・・・バス型ＬＡＮ
（支線ネットワーク）、２２・・・リング型ＬＡＮ
（幹線ネットワーク）。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 幹線ネットワークと支線ネットワークとを接続するため
のネットワーク・インタフェースにおいて、第１ポート
および第２ポートを有し各種統計情報およびネットワー
ク構成情報等を格納するための２ポートメモリと、上記
インタフェース全体の制御を司り上記２ポートメモリを
上記第１ポートを介してアクセスする第１マイクロプロ
セッサと、上記インタフェースに接続される端末からの
アクセス要求に応じて上記２ポートメモリを上記第２ポ
ートを介して上記第１マイクロプロセッサから独立にア
クセスし、要求された処理を行う第２マイクロプロセッ
サと、この第２マイクロプロセッサの処理に供されるデ
ータ並びに処理結果を格納するためのローカルメモリと
を具備することを特徴とするネットワーク・インタフェ
ース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13296688A JPH01302936A (ja) | 1988-05-31 | 1988-05-31 | ネットワーク・インタフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13296688A JPH01302936A (ja) | 1988-05-31 | 1988-05-31 | ネットワーク・インタフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01302936A true JPH01302936A (ja) | 1989-12-06 |
Family
ID=15093666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13296688A Pending JPH01302936A (ja) | 1988-05-31 | 1988-05-31 | ネットワーク・インタフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01302936A (ja) |
-
1988
- 1988-05-31 JP JP13296688A patent/JPH01302936A/ja active Pending
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