JPH01303692A - オプションｒｏｍ担体の装着方式 - Google Patents
オプションｒｏｍ担体の装着方式Info
- Publication number
- JPH01303692A JPH01303692A JP63135103A JP13510388A JPH01303692A JP H01303692 A JPH01303692 A JP H01303692A JP 63135103 A JP63135103 A JP 63135103A JP 13510388 A JP13510388 A JP 13510388A JP H01303692 A JPH01303692 A JP H01303692A
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- JP
- Japan
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- rom
- electronic device
- carrier
- card
- option
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数種類のホストと連結される電子機器の各種ホストに
対するインターフェイスプログラムを格納したオプショ
ンＲＯＭ担体の装着方式に関し、内部にダウンロードＲ
ＡＭやレジデントＲＯＭを必ずしも装備しなくても、Ｒ
ＯＭ担体が誤って引抜かれたときマイク゛ロプロセッサ
が制御不能に陥らず、損傷が発生することをも予防する
ことを目的とし、 装着部に対するオプションＲＯＭ担体の着脱に連動し、
該ＲＯＭと電子機器との接続が断線したことを検知する
検知手段と、その断線により電子機器に発生する異常を
防護するプロテクト手段とを備えるように構成する。
対するインターフェイスプログラムを格納したオプショ
ンＲＯＭ担体の装着方式に関し、内部にダウンロードＲ
ＡＭやレジデントＲＯＭを必ずしも装備しなくても、Ｒ
ＯＭ担体が誤って引抜かれたときマイク゛ロプロセッサ
が制御不能に陥らず、損傷が発生することをも予防する
ことを目的とし、 装着部に対するオプションＲＯＭ担体の着脱に連動し、
該ＲＯＭと電子機器との接続が断線したことを検知する
検知手段と、その断線により電子機器に発生する異常を
防護するプロテクト手段とを備えるように構成する。
本発明は、電子機器のオプションＲＯＭ担体の装着方式
に関し、特に、複数種類のホストと連結される電子機器
の各種ホストに対するインターフェイスプログラムを格
納したオプションＲＯＭ７８体の装着方式に関する。
に関し、特に、複数種類のホストと連結される電子機器
の各種ホストに対するインターフェイスプログラムを格
納したオプションＲＯＭ７８体の装着方式に関する。
近年、ＩＣカードやスロット部材等を利用したオプショ
ンＲＯＭが非常に普及しているが、これは、ＩＣが大容
量になり、小型化、軽量化が実現したことと、読み書き
用ヘッドやドライブユニットが不要で電気的に接続する
だけでよい便利さとが重宝なためである。
ンＲＯＭが非常に普及しているが、これは、ＩＣが大容
量になり、小型化、軽量化が実現したことと、読み書き
用ヘッドやドライブユニットが不要で電気的に接続する
だけでよい便利さとが重宝なためである。
シリアルプリンタやページプリンタなど、マイクロプロ
セッサに制御される電子機器においてもＩＣカードなど
のオプションＲＯＭが使用されることがあり、特に複数
種類のホストと連結されるプリンタの場合、２枚もしく
は２枚以上のＲＯＭカードを装着できるようにして、そ
のうち１枚は各種ホストに対するインターフェイスプロ
グラムを格納するという方法も行われている。
セッサに制御される電子機器においてもＩＣカードなど
のオプションＲＯＭが使用されることがあり、特に複数
種類のホストと連結されるプリンタの場合、２枚もしく
は２枚以上のＲＯＭカードを装着できるようにして、そ
のうち１枚は各種ホストに対するインターフェイスプロ
グラムを格納するという方法も行われている。
電子機器のマイクロプロセッサのプログラムをオプショ
ンＲＯＭ内に収容して使用する場合、次の２つが考えら
れる。
ンＲＯＭ内に収容して使用する場合、次の２つが考えら
れる。
（１） ＲＯＭデータを電子機器内のＲＡＭに転送し
、いわゆるダウンロードしたのち、そのＲＡＭ上でプロ
グラムを走らせる。
、いわゆるダウンロードしたのち、そのＲＡＭ上でプロ
グラムを走らせる。
（２）ＲＯＭと本体をバスで結合し、直接ＲＯＭ内のプ
ログラムを走らせる。
ログラムを走らせる。
しかし、前者は、本体内にＲＯＭと同容量又はそれ以上
のＲＡＭメモリを用意する必要があり、後者は、プログ
ラムの走行中に誤ってカード等が抜取られてしまったり
すると本体のプロセッサが制御不能に陥り、発熱等の不
都合を引起こす恐れもある。
のＲＡＭメモリを用意する必要があり、後者は、プログ
ラムの走行中に誤ってカード等が抜取られてしまったり
すると本体のプロセッサが制御不能に陥り、発熱等の不
都合を引起こす恐れもある。
本発明は、このような課題に鑑みて創案されたもので、
内部にダウンロードＲＡＭやレジデントＲＯＭがなくて
も、ＲＯＭ担体が誤って引抜かれたときマイクロプロセ
ッサが制御不能に陥らず、損傷が発生することもないオ
プションＲＯＭ担体の装着方式を提供することを目的と
している。
内部にダウンロードＲＡＭやレジデントＲＯＭがなくて
も、ＲＯＭ担体が誤って引抜かれたときマイクロプロセ
ッサが制御不能に陥らず、損傷が発生することもないオ
プションＲＯＭ担体の装着方式を提供することを目的と
している。
本発明において、上記の課題を解決するための手段は、
複数種類のホストと連結される電子機器の本体又はユニ
ットの一部に装着部を備え、各種ホストとのインターフ
ェイスプログラムを格納したオプションＲＯＭ担体を着
脱自在に前記装着部に装着する電子機器のオプションＲ
ＯＭ担体の装着方式において、装着部へのオプションＲ
ＯＭ担体の着脱に連動し、該ＲＯＭと電子機器との接続
が断線したことを検知する検知手段と、その断線により
電子機器に発生する異常を防護するプロテクト手段とを
備えたことを特徴とするオプションＲＯＭＪＥ１体の装
着方式とするものである。
複数種類のホストと連結される電子機器の本体又はユニ
ットの一部に装着部を備え、各種ホストとのインターフ
ェイスプログラムを格納したオプションＲＯＭ担体を着
脱自在に前記装着部に装着する電子機器のオプションＲ
ＯＭ担体の装着方式において、装着部へのオプションＲ
ＯＭ担体の着脱に連動し、該ＲＯＭと電子機器との接続
が断線したことを検知する検知手段と、その断線により
電子機器に発生する異常を防護するプロテクト手段とを
備えたことを特徴とするオプションＲＯＭＪＥ１体の装
着方式とするものである。
〔作用］
本発明では、電子機器の本体側に、その装着部からオプ
ションＲＯＭ担体がはずれたことを検知する検知手段を
設け、その検知手段に接続されたプロテクト手段を作動
させ、電子機器に発生する異常を予防するものである。
ションＲＯＭ担体がはずれたことを検知する検知手段を
設け、その検知手段に接続されたプロテクト手段を作動
させ、電子機器に発生する異常を予防するものである。
本発明の検知手段は、オプションＲＯＭ担体の着脱動作
をメカニカルに（回路的にでなく）検出するようになっ
ていて、ＲＯＭ担体が装着部からはずれた場合、物理的
に検知する。検知信号は電気信号に変換され、又はその
まま物理的にプロテクト手段へ伝えられ、プロテクト手
段はソフトもしくは回路でプロセッサの制御機能を維持
する。
をメカニカルに（回路的にでなく）検出するようになっ
ていて、ＲＯＭ担体が装着部からはずれた場合、物理的
に検知する。検知信号は電気信号に変換され、又はその
まま物理的にプロテクト手段へ伝えられ、プロテクト手
段はソフトもしくは回路でプロセッサの制御機能を維持
する。
以下、図面を参照して、本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例の斜視図である。
同図において、１はオプションＲＯＭ担体としてのＩＣ
カード、２は電子機器のＩＣカード装着部である。ＩＣ
カード１は、ＩＣＲＯＭを内蔵し、そのリード端子であ
る接点１１をカード状の一方の端縁に配設されている。
カード、２は電子機器のＩＣカード装着部である。ＩＣ
カード１は、ＩＣＲＯＭを内蔵し、そのリード端子であ
る接点１１をカード状の一方の端縁に配設されている。
装着部２は、電子機器本体の一部に形成され、挿入口２
１を開口されていて、前記ＩＣカード１が装着される。
１を開口されていて、前記ＩＣカード１が装着される。
装着部２の中空内部には、ＩＣカード１の前記接点１１
に対応する位置に、複数の接続ピン２２が突設していて
、ＩＣカード１が挿入されると、接点１１のそれぞれと
接触するようになっている。装着部２の側面には、本発
明の検知手段として、バネ部材２３がその一方をマイク
ロスイッチ２４に係合して配設されている。ハネ部材２
３の他方は装着部２の側面の開口部から内部へ導入され
ていて、通常は装着部２の挿入口２１の方向へ回動する
ように付勢され、ＩＣカード１が挿入されると、そのＩ
Ｃカードが付勢に抗してバネ部材２３を挿入方向に押し
て、マイクロスイッチ２４をオン状態にするように構成
されている。ＩＣカード１が引抜かれると、付勢により
、バネ部材２３は挿入口２１の方向へ戻り、マイクロス
イッチ２４をオフ状態にする。尚、マイクロスイッチ２
４は、電子機器本体の図示しない一部に固定されている
。
に対応する位置に、複数の接続ピン２２が突設していて
、ＩＣカード１が挿入されると、接点１１のそれぞれと
接触するようになっている。装着部２の側面には、本発
明の検知手段として、バネ部材２３がその一方をマイク
ロスイッチ２４に係合して配設されている。ハネ部材２
３の他方は装着部２の側面の開口部から内部へ導入され
ていて、通常は装着部２の挿入口２１の方向へ回動する
ように付勢され、ＩＣカード１が挿入されると、そのＩ
Ｃカードが付勢に抗してバネ部材２３を挿入方向に押し
て、マイクロスイッチ２４をオン状態にするように構成
されている。ＩＣカード１が引抜かれると、付勢により
、バネ部材２３は挿入口２１の方向へ戻り、マイクロス
イッチ２４をオフ状態にする。尚、マイクロスイッチ２
４は、電子機器本体の図示しない一部に固定されている
。
第２図は、本発明の一実施例の回路構成図である。第２
図において、１はＩＣカード、３は電子機器の本体であ
る。ＩＣカード１はオプションＲＯＭ１２を内蔵し、本
体１には電子機器のプロセッサ（ＣＰＵ）３１及び割込
み処理プログラムを格納したレジデン１−ＲＯＭ３２が
内蔵されている。
図において、１はＩＣカード、３は電子機器の本体であ
る。ＩＣカード１はオプションＲＯＭ１２を内蔵し、本
体１には電子機器のプロセッサ（ＣＰＵ）３１及び割込
み処理プログラムを格納したレジデン１−ＲＯＭ３２が
内蔵されている。
マイクロスイッチ２４の一方はフレームグランドに接続
され、他方はプロセッサ３１の割込み端子に接続される
とともに、抵抗を介して５■電源に接続されている。従
って、マイクロスイッチ２４がオン状態のときは割込み
信号は“Ｌ ”であり、オフ状態になると′Ｈ“になり
プロセッサ３１に割込みが発生する。
され、他方はプロセッサ３１の割込み端子に接続される
とともに、抵抗を介して５■電源に接続されている。従
って、マイクロスイッチ２４がオン状態のときは割込み
信号は“Ｌ ”であり、オフ状態になると′Ｈ“になり
プロセッサ３１に割込みが発生する。
ＩＣカード１が前記装着部で本体１に装着されると、前
記接点１１及び接触ピン２２を介して、ＲＯＭ１２とプ
ロセッサ３１はアドレスバス及びデータバスで連結され
、プロセッサ３１はＲＯＭ１２のプログラムを走らせて
各種の処理を実行することになる。
記接点１１及び接触ピン２２を介して、ＲＯＭ１２とプ
ロセッサ３１はアドレスバス及びデータバスで連結され
、プロセッサ３１はＲＯＭ１２のプログラムを走らせて
各種の処理を実行することになる。
第３図は、上記実施例の処理のフローチャートである。
プロセッサ３１がＩＣカード１のＲＯＭ１２のプログラ
ムを走行中に、そのＩＣカード１が引抜かれると、前記
検知手段により、マイクロスイッチ２４がオフ番ごなり
、割込み要求信号（ＩＲＱ）がプロセッサ３１へ入力さ
れる。プロセッサ３１は、実行中の処理を直ちに中止し
、前記レジデン）ＲＯＭ３２の割込み処理プログラムへ
制御を移す。割込み処理は前と同じＩＣカード１が再挿
入されると終了する。
ムを走行中に、そのＩＣカード１が引抜かれると、前記
検知手段により、マイクロスイッチ２４がオフ番ごなり
、割込み要求信号（ＩＲＱ）がプロセッサ３１へ入力さ
れる。プロセッサ３１は、実行中の処理を直ちに中止し
、前記レジデン）ＲＯＭ３２の割込み処理プログラムへ
制御を移す。割込み処理は前と同じＩＣカード１が再挿
入されると終了する。
第４図及び第５図は、本発明の別な一実施例の斜視図及
びその回路構成図である。本実施例においては、装着部
２に接続ピン２２の他に検知手段として通電ピン２５が
追加され、ＩＣカード１側の接点１１もそれに応じて追
加して、ＩＣカード１の着脱のスイッチとしている。第
５図に示すように、ＩＣカード１においては追加した接
点はフレームグランドに接続され、通電ピン２５は本体
３内においてプロセッサ３１のＲＥＳＥＴ端子に接続さ
れている。これにより、ＩＣカード１が抜かれている時
は、プロセンサ３１はリセット状態となり、挿入され、
接続されるとリセットは解除されて、ＩＣカード１のＲ
ＯＭ１２内のプログラムが実行される。この方法の利点
はレジデン１−ＲＯＭが不要なことで、その代りに前と
同じＩＣカード１が再挿入されても、処理の続きを再開
することはできないが、本体３の損傷を防止することは
確実に行い得る。
びその回路構成図である。本実施例においては、装着部
２に接続ピン２２の他に検知手段として通電ピン２５が
追加され、ＩＣカード１側の接点１１もそれに応じて追
加して、ＩＣカード１の着脱のスイッチとしている。第
５図に示すように、ＩＣカード１においては追加した接
点はフレームグランドに接続され、通電ピン２５は本体
３内においてプロセッサ３１のＲＥＳＥＴ端子に接続さ
れている。これにより、ＩＣカード１が抜かれている時
は、プロセンサ３１はリセット状態となり、挿入され、
接続されるとリセットは解除されて、ＩＣカード１のＲ
ＯＭ１２内のプログラムが実行される。この方法の利点
はレジデン１−ＲＯＭが不要なことで、その代りに前と
同じＩＣカード１が再挿入されても、処理の続きを再開
することはできないが、本体３の損傷を防止することは
確実に行い得る。
尚、説明の都合上、第１の実施例で割込み端子入力を示
し、第２の実施例でＲＥＳＥＴ端子入力を示したが、も
ちろんマイクロスイッチによる信号をＲＥＳＥＴ端子へ
入力してもよいし、通電ピンによる信号を割込み端子へ
入力してもよい。
し、第２の実施例でＲＥＳＥＴ端子入力を示したが、も
ちろんマイクロスイッチによる信号をＲＥＳＥＴ端子へ
入力してもよいし、通電ピンによる信号を割込み端子へ
入力してもよい。
以上、述べたとおり、本発明によれば、内部に必ずしも
ダウンロードＲＡＭやレジデントＲＯＭがなくても、Ｒ
ＯＭ担体が誤って引抜かれたときマイクロプロセッサが
制御不能に陥らず、損傷が発生することのないオプショ
ンＲＯＭ１Ｂ体の装着方式を提供することができる。
ダウンロードＲＡＭやレジデントＲＯＭがなくても、Ｒ
ＯＭ担体が誤って引抜かれたときマイクロプロセッサが
制御不能に陥らず、損傷が発生することのないオプショ
ンＲＯＭ１Ｂ体の装着方式を提供することができる。
第１図は本発明の一実施例の斜視図、
第２図は本発明の一実施例の回路構成図、第３図は実施
例の処理のフローチャート、第４図及び第５図は本発明
の別な一実施例の斜視図及びその回路構成図である。 １；ＩＣカード、 ２；装着部、 ３；本体、 １１；接点、 １２；オプションＲＯＭ。 ２１；挿入口、 ２２；接続ピン、 ２３；ハネ部材、 ２４；マイクロスイッチ、 ２５；通電ピン、 ３１；プロセッサ（ＣＰＵ）、 ３２；レジデントＲＯＭ。 ２４マイクロスイツチ 第１図 第２凶 火有ｔイ列Ｑμ理のフローチャート 第３図 本拠明９別１゛→ごセ紫（咋視図 第４図 第５図
例の処理のフローチャート、第４図及び第５図は本発明
の別な一実施例の斜視図及びその回路構成図である。 １；ＩＣカード、 ２；装着部、 ３；本体、 １１；接点、 １２；オプションＲＯＭ。 ２１；挿入口、 ２２；接続ピン、 ２３；ハネ部材、 ２４；マイクロスイッチ、 ２５；通電ピン、 ３１；プロセッサ（ＣＰＵ）、 ３２；レジデントＲＯＭ。 ２４マイクロスイツチ 第１図 第２凶 火有ｔイ列Ｑμ理のフローチャート 第３図 本拠明９別１゛→ごセ紫（咋視図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 複数種類のホストと連結される電子機器の本体又はユ
ニットの一部に装着部（２）を備え、各種ホストとのイ
ンターフェイスプログラムを格納したオプションＲＯＭ
担体（１）を着脱自在に前記装着部（２）に装着する電
子機器のオプションＲＯＭ担体の装着方式において、 装着部（２）へのオプションＲＯＭ担体（１）の着脱に
連動し、該ＲＯＭと電子機器との接続が断線したことを
検知する検知手段（２４）と、その断線により電子機器
に発生する異常を防護するプロテクト手段（３２）と を備えたことを特徴とするオプションＲＯＭ担体の装着
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135103A JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135103A JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303692A true JPH01303692A (ja) | 1989-12-07 |
| JP2589143B2 JP2589143B2 (ja) | 1997-03-12 |
Family
ID=15143910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135103A Expired - Fee Related JP2589143B2 (ja) | 1988-06-01 | 1988-06-01 | オプションｒｏｍ担体の装着方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2589143B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555510A (en) * | 1994-08-02 | 1996-09-10 | Intel Corporation | Automatic computer card insertion and removal algorithm |
| US5949702A (en) * | 1997-01-22 | 1999-09-07 | Nec Corporation | Memory mounting judgment circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281317A (ja) * | 1985-05-30 | 1986-12-11 | Sanyo Electric Co Ltd | 増設メモリカ−トリツジの使用可能な電子機器 |
-
1988
- 1988-06-01 JP JP63135103A patent/JP2589143B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61281317A (ja) * | 1985-05-30 | 1986-12-11 | Sanyo Electric Co Ltd | 増設メモリカ−トリツジの使用可能な電子機器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5555510A (en) * | 1994-08-02 | 1996-09-10 | Intel Corporation | Automatic computer card insertion and removal algorithm |
| US5949702A (en) * | 1997-01-22 | 1999-09-07 | Nec Corporation | Memory mounting judgment circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2589143B2 (ja) | 1997-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |