JPH01303697A - 読出専用記憶装置 - Google Patents
読出専用記憶装置Info
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- JPH01303697A JPH01303697A JP63135891A JP13589188A JPH01303697A JP H01303697 A JPH01303697 A JP H01303697A JP 63135891 A JP63135891 A JP 63135891A JP 13589188 A JP13589188 A JP 13589188A JP H01303697 A JPH01303697 A JP H01303697A
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- 239000000872 buffer Substances 0.000 claims abstract description 24
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 235000014036 Castanea Nutrition 0.000 description 1
- 241001070941 Castanea Species 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
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- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はページ・アドレス方式読出専用記憶装置に関し
、特にページ・アドレス方式読出専用半導体記憶装置に
関する。
、特にページ・アドレス方式読出専用半導体記憶装置に
関する。
従来のページ・アドレス方式読出専用半導体記憶装置の
従来例を第３図にブロック図で示す。“この従来例は、
１４個のアドレス入力端子ＡＯ〜Ａ１３と、ページ・ア
ドレス信号ＰＯ〜Ｐ３によって選択される４個のメモリ
・マトリクス１〜４と、アドレス入力端子ＡＯ〜Ａ１３
に供給されるディジタル信号の組によって選択される１
語（８ビツト）の情報をメモリ・マトリクス１〜４の１
つから取出す列セレクタ５と、列セレクタ５の８個の出
力端子のうちの６個に接続された出力バッファ６及び残
りの２個に接続され出力イネーブル信号ＯＥのＩＩ Ｈ
ＩＩ、“Ｌ”に応じて入力モード、出力モードになる入
出力バッファ７と、出力バッファ６の列セレクタ５と反
対側に接続された６個の出力端子０２〜０７及び入出力
バッファ７の列セレクタと反対側に接続された入出力端
子Ｄｏ１００、ＤＩｌｏｌと、入出力バッファ７の列セ
レクタ側の端子のそれぞれから入力信号を供給される２
ビツトのページ・ラッチ８と、ページ・ラッチ８の出力
信号の組を解読して４個のメモリ・マトリクス】−〜４
から１つを選択するページ・アドレス信号ＰＯ〜Ｐ３を
発生するページ・デコーダ９とを含んでいる。
従来例を第３図にブロック図で示す。“この従来例は、
１４個のアドレス入力端子ＡＯ〜Ａ１３と、ページ・ア
ドレス信号ＰＯ〜Ｐ３によって選択される４個のメモリ
・マトリクス１〜４と、アドレス入力端子ＡＯ〜Ａ１３
に供給されるディジタル信号の組によって選択される１
語（８ビツト）の情報をメモリ・マトリクス１〜４の１
つから取出す列セレクタ５と、列セレクタ５の８個の出
力端子のうちの６個に接続された出力バッファ６及び残
りの２個に接続され出力イネーブル信号ＯＥのＩＩ Ｈ
ＩＩ、“Ｌ”に応じて入力モード、出力モードになる入
出力バッファ７と、出力バッファ６の列セレクタ５と反
対側に接続された６個の出力端子０２〜０７及び入出力
バッファ７の列セレクタと反対側に接続された入出力端
子Ｄｏ１００、ＤＩｌｏｌと、入出力バッファ７の列セ
レクタ側の端子のそれぞれから入力信号を供給される２
ビツトのページ・ラッチ８と、ページ・ラッチ８の出力
信号の組を解読して４個のメモリ・マトリクス】−〜４
から１つを選択するページ・アドレス信号ＰＯ〜Ｐ３を
発生するページ・デコーダ９とを含んでいる。
次に、この従来例の動作について説明する。
第４図は従来例のページ選択書込モードの動作を説明す
るための信号波形図である。
るための信号波形図である。
ページ選択書込モードではアドレス入力信号ＡＯ〜Ａ１
３及び出力信号０２〜０７はドントケア（Ｄｏｎ’ｔ
ｃａｒｅ）であり、チップ・イネーブル信号■が“１′
又は出力イネーブル信号−σ１−が０”のとき出力端子
０２〜０７は高インピーダンス状態となる。ＯＥが“１
″になると人出カバッファ７は入力モードとなり、続い
てＣＦが′“０″となりチップ選択がなされた後、書込
イネーブル信号ＷＥが“０”から“１″へ立上るとき入
力端子Ｄｏ、ＤＩから与えられるページ・データをペー
ジ・ラッチ８にラッチされる。ＷＥ−が“１″の間、こ
のページ・データは保持される。
３及び出力信号０２〜０７はドントケア（Ｄｏｎ’ｔ
ｃａｒｅ）であり、チップ・イネーブル信号■が“１′
又は出力イネーブル信号−σ１−が０”のとき出力端子
０２〜０７は高インピーダンス状態となる。ＯＥが“１
″になると人出カバッファ７は入力モードとなり、続い
てＣＦが′“０″となりチップ選択がなされた後、書込
イネーブル信号ＷＥが“０”から“１″へ立上るとき入
力端子Ｄｏ、ＤＩから与えられるページ・データをペー
ジ・ラッチ８にラッチされる。ＷＥ−が“１″の間、こ
のページ・データは保持される。
第５図は従来例の読出モードの動作を説明するための信
号波形図である。
号波形図である。
一σフが“Ｏ“、ＯＥが“０”になると出力端子０２〜
０７の高インピーダンス状態は解除され、人出力バッフ
ァ７は入力モードとなる。
０７の高インピーダンス状態は解除され、人出力バッフ
ァ７は入力モードとなる。
先ノページ選択書込モードで書込まれたページ・ラッチ
８の内容はページ・デコーダ９で解読され（Ｗπが“’
ｌ”）、ページ・アドレス信号ＰＯ〜Ｐ３のうちの１つ
が“１”となり、メモリ・マトリクス１〜４のうちの１
つが選択され、そのメモリ・マトリクスの内容はアドレ
ス入力信号ＡＯ〜Ａ１３で選択された１語の内容を出力
端子ＯＯ〜０７から出力する。
８の内容はページ・デコーダ９で解読され（Ｗπが“’
ｌ”）、ページ・アドレス信号ＰＯ〜Ｐ３のうちの１つ
が“１”となり、メモリ・マトリクス１〜４のうちの１
つが選択され、そのメモリ・マトリクスの内容はアドレ
ス入力信号ＡＯ〜Ａ１３で選択された１語の内容を出力
端子ＯＯ〜０７から出力する。
上述した従来のページ・アドレス方式読出専用記憶装置
は、ページ・アドレス入力信号とメモリ・７１１クスの
対応及びアドレス入力信号とメモリ・マ） ＩＪクス内
のアドレスの対応が簡明なので秘密保持が困難であると
いう欠点がある。
は、ページ・アドレス入力信号とメモリ・７１１クスの
対応及びアドレス入力信号とメモリ・マ） ＩＪクス内
のアドレスの対応が簡明なので秘密保持が困難であると
いう欠点がある。
すなわち、特定の情報を格納したＲＯＭをコピーして製
品化することが容易であった。
品化することが容易であった。
本発明のページ・アドレス方式読出専用記憶装置は、ｉ
個のアドレス入力端子と、ページ・アドレス信号によっ
て選択されるｊ個のメモリ・マトリクスと前記アドレス
入力端子に供給されるディジタル信号の組によって選択
される１語の情報を前記メモリ・マトリクスの１つから
取出すセレクタと、前記セレクタのに個の出力端子に接
続され読出／書込制御信号によって択一的に出力モード
又は人力モードとなる人出力バッファと前記人出カバッ
ファの前記セレクタの反対側に接続されたに個と入出力
端子と、前記人出力バッファの前記セレクタ側の端子の
それぞれから入力信号を供給されるにビットのページ・
ラッチと前記ページ・ラッチのに本のラッチ出力線と１
２（β＝ｎ ｏ ｇ２ｊ＜ｋ）本のページ・データ線の
交差点にそれぞれ配置されたに×ρ個のＰ’ＲＯＭ素子
と、前記１本のページ・データ線上の信号の組を解読し
て前記ｊ個のメモリ・マトリクスから１つを選択する前
記ページ・アドレス信号を発生するページ・デコーダと
を含む構成を有している。
個のアドレス入力端子と、ページ・アドレス信号によっ
て選択されるｊ個のメモリ・マトリクスと前記アドレス
入力端子に供給されるディジタル信号の組によって選択
される１語の情報を前記メモリ・マトリクスの１つから
取出すセレクタと、前記セレクタのに個の出力端子に接
続され読出／書込制御信号によって択一的に出力モード
又は人力モードとなる人出力バッファと前記人出カバッ
ファの前記セレクタの反対側に接続されたに個と入出力
端子と、前記人出力バッファの前記セレクタ側の端子の
それぞれから入力信号を供給されるにビットのページ・
ラッチと前記ページ・ラッチのに本のラッチ出力線と１
２（β＝ｎ ｏ ｇ２ｊ＜ｋ）本のページ・データ線の
交差点にそれぞれ配置されたに×ρ個のＰ’ＲＯＭ素子
と、前記１本のページ・データ線上の信号の組を解読し
て前記ｊ個のメモリ・マトリクスから１つを選択する前
記ページ・アドレス信号を発生するページ・デコーダと
を含む構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の主要部を示すブロック
図である。
図である。
この実施例は、１４個のアドレス入力端子ＡＯ〜Ａ１３
と、ページ・アドレス信号ＰＯ〜Ｐ３によって選択され
る４個のメモリ・マトリクス（５１２Ｘ３２語、１語は
８ビツト）１〜４と、アドレス入力端子ＡＯ〜Ａ１３に
供給されるディジタル信号の組によって選択される１語
の情報をメモリ・マトリクス１〜４の１つから取出す列
セレクタ７と、列セレクタの８個の出力端子に接続され
読出／書込制御信号である出カイネーブル信号σ丁の“
Ｈ“、′Ｌ″によって入力モード、出力モードとなる入
出力バッファ７′と、入出力バッファの列セレクタ５側
の反対側に接続された８個の入出力端子Ｄｏ１００〜Ｄ
７１０７と、入出力バッファ７′のセレクタ５側の端子
のそれぞれから入力信号を供給される８ビツトのページ
・ラッチ８′と、ページ・ラッチ８′の８本のラッチ出
力線ＬＯ〜Ｌ７と２本のページ・データ線ＰＤＯ１ＰＤ
Ｉの交差点にそれぞれ配置された８×２個のヒユーズ型
のＦＲＯＭ素子ＭＩＯ−Ｍ１７、Ｍ２０〜Ｍ２７と、ペ
ージ・データ線上の信号の組を解読してメモリ・マトリ
クス１〜４から１つを選択するページ・アドレス信号を
発生するページ・デコーダ９とを含む構成を有している
。
と、ページ・アドレス信号ＰＯ〜Ｐ３によって選択され
る４個のメモリ・マトリクス（５１２Ｘ３２語、１語は
８ビツト）１〜４と、アドレス入力端子ＡＯ〜Ａ１３に
供給されるディジタル信号の組によって選択される１語
の情報をメモリ・マトリクス１〜４の１つから取出す列
セレクタ７と、列セレクタの８個の出力端子に接続され
読出／書込制御信号である出カイネーブル信号σ丁の“
Ｈ“、′Ｌ″によって入力モード、出力モードとなる入
出力バッファ７′と、入出力バッファの列セレクタ５側
の反対側に接続された８個の入出力端子Ｄｏ１００〜Ｄ
７１０７と、入出力バッファ７′のセレクタ５側の端子
のそれぞれから入力信号を供給される８ビツトのページ
・ラッチ８′と、ページ・ラッチ８′の８本のラッチ出
力線ＬＯ〜Ｌ７と２本のページ・データ線ＰＤＯ１ＰＤ
Ｉの交差点にそれぞれ配置された８×２個のヒユーズ型
のＦＲＯＭ素子ＭＩＯ−Ｍ１７、Ｍ２０〜Ｍ２７と、ペ
ージ・データ線上の信号の組を解読してメモリ・マトリ
クス１〜４から１つを選択するページ・アドレス信号を
発生するページ・デコーダ９とを含む構成を有している
。
ヒユーズ型のＦＲＯＭ素子のうち、Ｍ１２とＭ２４以外
は全てヒユーズが切断されてオフとなっている。従って
Ｄ２とＤ４からの信号がページ・デコーダ９に供給され
るわけである。
は全てヒユーズが切断されてオフとなっている。従って
Ｄ２とＤ４からの信号がページ・デコーダ９に供給され
るわけである。
動作については、従来例に準じるので改めて詳述しない
。
。
どの入出力端子が実際にページ・アドレス入力端子とし
て使用されるのか、外側から容易に判別がつかないので
秘密保持上有益である。
て使用されるのか、外側から容易に判別がつかないので
秘密保持上有益である。
ＦＲＯＭ素子のプログラミングは、半導体デバイス・メ
ーカがウェーハ段階で行えばよい。その場合には、マス
クＲＯＭを使用することができる。
ーカがウェーハ段階で行えばよい。その場合には、マス
クＲＯＭを使用することができる。
フードマスク方式としては、外線上メモリ・セルの導通
・非導通の判断が難しい拡散コードマスク方式やイオン
注入フードマスク方式を採用すると一層秘密保持の効果
がある。
・非導通の判断が難しい拡散コードマスク方式やイオン
注入フードマスク方式を採用すると一層秘密保持の効果
がある。
又、ヒユーズ型のＦＲＯＭ素子を利用する場合には、レ
ーザ・ビーム透過窓をパッケージに設けるなどの策をこ
うずれば、装置メーカが高出力レーザ装置を用いてヒユ
ーズを切断してプログラミングすることもできる。− なお、１本のページ・データ線には必ず１本かつ１本の
みのラッチ出力線が接続され、かつ１本のラッチ出力線
には多くて１本のページ・データが接続されるという条
件を満す限り、どのＦＲＯＭ素子を導通にするかは全く
任意である。
ーザ・ビーム透過窓をパッケージに設けるなどの策をこ
うずれば、装置メーカが高出力レーザ装置を用いてヒユ
ーズを切断してプログラミングすることもできる。− なお、１本のページ・データ線には必ず１本かつ１本の
みのラッチ出力線が接続され、かつ１本のラッチ出力線
には多くて１本のページ・データが接続されるという条
件を満す限り、どのＦＲＯＭ素子を導通にするかは全く
任意である。
第２図は本発明の第２の実施例の主要部を示すブロック
図である。
図である。
この実施例は、ラッチ出力線ＬＯ−Ｌ７をヒユーズ型Ｆ
ＲＯＭ素子Ｍ３０〜Ｍ３７でアドレス修飾線ＡＭに接続
しくＭ２Ｃのみが導通しているので実際にはＬ６とＡＭ
が電気的に導通しているだけである）、アドレス修飾線
ＡＭとアドレス入力端子Ａ１３をＮＯＲゲートで図示し
たアドレス修飾回路１５の入力側に接続し、七〇ＮＯＲ
ゲートの出力をアドレス人力バッファ１４に供給するよ
うにしている以外は第１の実施例と同じである。
ＲＯＭ素子Ｍ３０〜Ｍ３７でアドレス修飾線ＡＭに接続
しくＭ２Ｃのみが導通しているので実際にはＬ６とＡＭ
が電気的に導通しているだけである）、アドレス修飾線
ＡＭとアドレス入力端子Ａ１３をＮＯＲゲートで図示し
たアドレス修飾回路１５の入力側に接続し、七〇ＮＯＲ
ゲートの出力をアドレス人力バッファ１４に供給するよ
うにしている以外は第１の実施例と同じである。
ページ・データ線ＰＤＯ１ＰＤＩと電気的に導通してい
ないラッチ出力線を任意に選択してアドレス修飾線ＡＭ
と電気的に導通をとればよい。
ないラッチ出力線を任意に選択してアドレス修飾線ＡＭ
と電気的に導通をとればよい。
入力端子Ｄ６から入力したデータでアドレス入力信号Ａ
１３を修飾するので、アドレス入力信号と実際にアドレ
ッシングされるメモリ・マトリクス上のアドレスとの対
応は外部からは容易に解析することはできないので、−
層秘密保持の効果が大きい。
１３を修飾するので、アドレス入力信号と実際にアドレ
ッシングされるメモリ・マトリクス上のアドレスとの対
応は外部からは容易に解析することはできないので、−
層秘密保持の効果が大きい。
なお、アドレス修飾線上の信号が“１”のときは、アド
レス入力信号Ａ１３の如何にかかわらずＮＯＲゲー）（
１５）の出力は常に“０”となるので、ページ選択入力
信号Ｄ６が“ｌ”のとき、出力信号０６は無視すれば（
そのようなソフトウェアを使用すれば）実用できる。
レス入力信号Ａ１３の如何にかかわらずＮＯＲゲー）（
１５）の出力は常に“０”となるので、ページ選択入力
信号Ｄ６が“ｌ”のとき、出力信号０６は無視すれば（
そのようなソフトウェアを使用すれば）実用できる。
アドレス修飾回路としてはＮＯＲゲート以外にＯＲゲー
ト、ＡＮＤゲート、ＮＡＮＤゲート等を使用してもよい
。又、修飾するアドレス入力信号の数も１つに限らず複
数設けてもよい。
ト、ＡＮＤゲート、ＮＡＮＤゲート等を使用してもよい
。又、修飾するアドレス入力信号の数も１つに限らず複
数設けてもよい。
以上説明したように本発明は、メモリ・マトリクスの出
力信号を全て入出力バッファを介して入出力端子に取出
すようにし、入出力端子から入力するページ選択データ
を格納するページ・ラッチを全ての入出力端子に対応し
′〔設は、ページ・ラッチの出力をＰＲＯＭ素子を介し
てページ・デコーダに供給することにより、どの入出力
端子とページ・デコーダが電気的に接続されているか、
外部から判定困難となり、ページ・アドレス方式読出専
用記憶装置に秘密保持性を持たせれことができる効果が
ある。
力信号を全て入出力バッファを介して入出力端子に取出
すようにし、入出力端子から入力するページ選択データ
を格納するページ・ラッチを全ての入出力端子に対応し
′〔設は、ページ・ラッチの出力をＰＲＯＭ素子を介し
てページ・デコーダに供給することにより、どの入出力
端子とページ・デコーダが電気的に接続されているか、
外部から判定困難となり、ページ・アドレス方式読出専
用記憶装置に秘密保持性を持たせれことができる効果が
ある。
第１図及び第２図はそれぞれ本発明の第１の実施例及び
第２の実施例の主要部を示すブロック図、第３図は従来
例の主要部を示すブロック図、第４図及び第５図はそれ
ぞれ従来例のページ選択書込モード及び読出モードの動
作を説明するための信号波形図である。 １．２，３，４・・・・・・メモリ・マトリクス、５・
・・・・・列セレクタ、６・・・・・・出力バッファ、
７．７’・・・・・・入出力バッファ、８．８’・・・
・・・ページ・ラッチ、９・・・・・・ページ・デコー
ダ、１０・・・・・・読出／書込制御回路、１１・・・
・・・て１人カバッファ、１２・・・・・・列デコーダ
、１３・・・・・・行デコーダ、１４・・・・・・アド
レス人力バッファ、１５・・・・・・アドレス修飾回路
、ＡＯ〜Ａ１３・・・・・・アドレス入力端子（アドレ
ス入力信号）、ＡＭ・・・・・・アドレス修飾線、ＣＥ
・・・・・・チップ・イネーブル入力端子（チップ・イ
ネーブル信号）、ＤＯ〜Ｄ７・・・・・・ページ選択デ
ータ入力端子（ページ選択データ信号）、ＬＯ−Ｌ７・
・・・・・ラッチ出力線、Ｍ１０〜Ｍ１７、Ｍ２０〜Ｍ
１７、Ｍ３０〜Ｍ３７・・・・・・ＰＲＯＭ素子、ｏＯ
〜０７・・・・・・出力端子（出力信号）、σ百・・・
・・・出力イネーブル入力端子（出力イネーブル信号）
、ＰＯ〜Ｐ３・・・・・・ページ・アドレス信号、ＰＤ
ＯｌＰＤＩ・・・・・・ページ・データ線、ＷＥ−・・
・・・・書込イネーブル入力端（書込イネーブル信号）
。 代理人 弁理士 内 原 音 １２．８〜Ｃ）ｏ ＱＣＪｈ！４ Ｑ、いヘー、
さ１％：ｂ”ｓ、４４４＼）ｉＸ＼）−ｘΣ≧、栗閑く ま 嘗 碌 １嵩 四 １ま ご に
第２の実施例の主要部を示すブロック図、第３図は従来
例の主要部を示すブロック図、第４図及び第５図はそれ
ぞれ従来例のページ選択書込モード及び読出モードの動
作を説明するための信号波形図である。 １．２，３，４・・・・・・メモリ・マトリクス、５・
・・・・・列セレクタ、６・・・・・・出力バッファ、
７．７’・・・・・・入出力バッファ、８．８’・・・
・・・ページ・ラッチ、９・・・・・・ページ・デコー
ダ、１０・・・・・・読出／書込制御回路、１１・・・
・・・て１人カバッファ、１２・・・・・・列デコーダ
、１３・・・・・・行デコーダ、１４・・・・・・アド
レス人力バッファ、１５・・・・・・アドレス修飾回路
、ＡＯ〜Ａ１３・・・・・・アドレス入力端子（アドレ
ス入力信号）、ＡＭ・・・・・・アドレス修飾線、ＣＥ
・・・・・・チップ・イネーブル入力端子（チップ・イ
ネーブル信号）、ＤＯ〜Ｄ７・・・・・・ページ選択デ
ータ入力端子（ページ選択データ信号）、ＬＯ−Ｌ７・
・・・・・ラッチ出力線、Ｍ１０〜Ｍ１７、Ｍ２０〜Ｍ
１７、Ｍ３０〜Ｍ３７・・・・・・ＰＲＯＭ素子、ｏＯ
〜０７・・・・・・出力端子（出力信号）、σ百・・・
・・・出力イネーブル入力端子（出力イネーブル信号）
、ＰＯ〜Ｐ３・・・・・・ページ・アドレス信号、ＰＤ
ＯｌＰＤＩ・・・・・・ページ・データ線、ＷＥ−・・
・・・・書込イネーブル入力端（書込イネーブル信号）
。 代理人 弁理士 内 原 音 １２．８〜Ｃ）ｏ ＱＣＪｈ！４ Ｑ、いヘー、
さ１％：ｂ”ｓ、４４４＼）ｉＸ＼）−ｘΣ≧、栗閑く ま 嘗 碌 １嵩 四 １ま ご に
Claims (1)
- ｉ個のアドレス入力端子と、ページ・アドレス信号によ
って選択されるｊ個のメモリ・マトリクスと、前記アド
レス入力端子に供給されるディジタル信号の組によって
選択される１語の情報を前記メモリ・マトリクスの１つ
から取出すセレクタと、前記セレクタのｋ個の出力端子
に接続され読出／書込制御信号によって択一的に出力モ
ード又は入力モードとなる入出力バッファと、前記入出
力バッファの前記セレクタの反対側に接続されたｋ個の
入出力端子と、前記入出力カバッファの前記セレクタ側
の端子のそれぞれから入力信号を供給されるｋビットの
ページ・ラッチと、前記ページ・ラッチのｋ本のラッチ
出力線とｌ（ｌ＝ｌｏｇ＿２ｊ＜ｋ）本のページ・デー
タ線の交差点にそれぞれ配置されたｋ×ｌ個のＰＲＯＭ
素子と、前記ｌ本のページ・データ線上の信号の組を解
読して前記ｊ個のメモリ・マトリクスから１つを選択す
る前記ページ・アドレス信号を発生するページ・デコー
ダとを含むことを特徴とするページ・アドレス方式読出
専用記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135891A JPH01303697A (ja) | 1988-06-01 | 1988-06-01 | 読出専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135891A JPH01303697A (ja) | 1988-06-01 | 1988-06-01 | 読出専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303697A true JPH01303697A (ja) | 1989-12-07 |
Family
ID=15162217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135891A Pending JPH01303697A (ja) | 1988-06-01 | 1988-06-01 | 読出専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018001814A (ja) * | 2016-06-28 | 2018-01-11 | 株式会社Ｋｓｆ | パラシュートシステムおよびパラシュートシステムを備えた航空機 |
-
1988
- 1988-06-01 JP JP63135891A patent/JPH01303697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018001814A (ja) * | 2016-06-28 | 2018-01-11 | 株式会社Ｋｓｆ | パラシュートシステムおよびパラシュートシステムを備えた航空機 |
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