JPS58220298A - Ｒｏｍ内蔵半導体集積回路 - Google Patents
Ｒｏｍ内蔵半導体集積回路Info
- Publication number
- JPS58220298A JPS58220298A JP57103636A JP10363682A JPS58220298A JP S58220298 A JPS58220298 A JP S58220298A JP 57103636 A JP57103636 A JP 57103636A JP 10363682 A JP10363682 A JP 10363682A JP S58220298 A JPS58220298 A JP S58220298A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- contents
- program counter
- signal
- instruction decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイクロコンピュータのより Ｋ ＲＯＭを
内蔵している半導体集積回路で、−の内容だけを単独に
テストするため、又はＲＯＭの内容を順次読出すことに
よってコードを発生しコード発生器として使用する場合
の回路構成に関するものである。
内蔵している半導体集積回路で、−の内容だけを単独に
テストするため、又はＲＯＭの内容を順次読出すことに
よってコードを発生しコード発生器として使用する場合
の回路構成に関するものである。
従来この椙の回路としてはオ１図に示すものがあった。
図において（１）はマイクロコンピュータとして用いら
れる半導体集積回路（以下ＩＣと略椰する）を総合的に
示し、（２）はＲＯＭ 、 （３１は命令デコーダ、
（４）はオペランドレジスタ、＋５１ｔｌ！プログラム
カウンタ、（６）はアドレスレジスタ、（７）はセレク
タ・デコーダ、（８１はモード信号レジスタである。
れる半導体集積回路（以下ＩＣと略椰する）を総合的に
示し、（２）はＲＯＭ 、 （３１は命令デコーダ、
（４）はオペランドレジスタ、＋５１ｔｌ！プログラム
カウンタ、（６）はアドレスレジスタ、（７）はセレク
タ・デコーダ、（８１はモード信号レジスタである。
普通の動作モードではプログラムカウンタ（５１の内容
がセレクタ書デコーダ（７）を経てＲＯＭ １２１への
アドレスとなり、Ｉ（２）からそのアドレス位置に格納
されているデータが命令デコーダ（３）に読出されて、
デコードされ、そのデコード結果に従ってデータ処理が
実行される。このデータ処理のうちには次のステップで
ＲＯＭ １２１から読出すべき命令のアドレス全決定す
る処理も含まれており、命令デコーダ（３）からプログ
ラムカウンタ（５；へ特に指令がない場合は、プログラ
ムカウンタ（５）ハインクレメント（ｉｎｃｒｅｍｅｎ
ｔ ）回路（図示せず〕により現時点の内容に数値ｌを
加算して次のアドレスとする。
がセレクタ書デコーダ（７）を経てＲＯＭ １２１への
アドレスとなり、Ｉ（２）からそのアドレス位置に格納
されているデータが命令デコーダ（３）に読出されて、
デコードされ、そのデコード結果に従ってデータ処理が
実行される。このデータ処理のうちには次のステップで
ＲＯＭ １２１から読出すべき命令のアドレス全決定す
る処理も含まれており、命令デコーダ（３）からプログ
ラムカウンタ（５；へ特に指令がない場合は、プログラ
ムカウンタ（５）ハインクレメント（ｉｎｃｒｅｍｅｎ
ｔ ）回路（図示せず〕により現時点の内容に数値ｌを
加算して次のアドレスとする。
したがって、この場合はＲＯＭ （２）からはアドレス
順に配列されている命令が順次読出される。オペランド
レジスタ（４）には命令デコーダ（３；における命令の
デコード結果に従って次のアドレスとなる数値（命令デ
コーダ（３）の内容中に含まれている）が設定されるこ
とがあシ、命令デコーダ（３１からグログラムカウンタ
（５１にオペランドレジスタ（４１の内容を入力する場
合がある。これが分岐命令に対応し、ＲＯＭ ＋２１に
アクセスするアドレスは従来のアドレスから連続し７た
アドレスとはならずオペランドレジスタ（４１に設定さ
れていた数値のアドレスレジスタプする。以上のように
してＩＣＤ）による制御が行われる。
順に配列されている命令が順次読出される。オペランド
レジスタ（４）には命令デコーダ（３；における命令の
デコード結果に従って次のアドレスとなる数値（命令デ
コーダ（３）の内容中に含まれている）が設定されるこ
とがあシ、命令デコーダ（３１からグログラムカウンタ
（５１にオペランドレジスタ（４１の内容を入力する場
合がある。これが分岐命令に対応し、ＲＯＭ ＋２１に
アクセスするアドレスは従来のアドレスから連続し７た
アドレスとはならずオペランドレジスタ（４１に設定さ
れていた数値のアドレスレジスタプする。以上のように
してＩＣＤ）による制御が行われる。
ところで、場合によってはＲＯＭ ＋２１の内容全読出
してテストすることが必要であり、又はこのＩＣ（１１
ヲ単なるコード発生器として使用する目的でＲＯＭ ＋
２１の内容を順次読出す場合がある。このような場合の
ために、第１図に示すように命令デコーダ（３）の内容
を外部へ導出できるボードを備えているが、この場合、
命令デコーダ（３）の制御によってプログラムカウンタ
（５１の内容がジャンプすることは好ましくないので、
アドレスレジスタ（６）へ外部からアドレス全設定し、
セレクタ・デコーダ（７）でアドレスレジスタ（６）の
内容からＲＯＭ ＋２１へのアドレスを作成する。セレ
クタ・デコーダ（７）の切換制御はモード信号レジスタ
（８１に外部からセットされるモード信号の論理に従っ
て実施される。
してテストすることが必要であり、又はこのＩＣ（１１
ヲ単なるコード発生器として使用する目的でＲＯＭ ＋
２１の内容を順次読出す場合がある。このような場合の
ために、第１図に示すように命令デコーダ（３）の内容
を外部へ導出できるボードを備えているが、この場合、
命令デコーダ（３）の制御によってプログラムカウンタ
（５１の内容がジャンプすることは好ましくないので、
アドレスレジスタ（６）へ外部からアドレス全設定し、
セレクタ・デコーダ（７）でアドレスレジスタ（６）の
内容からＲＯＭ ＋２１へのアドレスを作成する。セレ
クタ・デコーダ（７）の切換制御はモード信号レジスタ
（８１に外部からセットされるモード信号の論理に従っ
て実施される。
第２図は第１図のプログラムカウンタ（５１、了ｔ。
レスレジスタ（６１及びセレクタ・デコーダの関連回路
全示すブロック図で、ｆ９＋ 、 ｉｎ）はモード信号
レジスタ（８１から出力されるモード信号を伝送する制
御線であり、０１． （１１，（２６）はプログラムカ
ウンタ（５１を構成する各ビットのフリップフロップで
ある。
全示すブロック図で、ｆ９＋ 、 ｉｎ）はモード信号
レジスタ（８１から出力されるモード信号を伝送する制
御線であり、０１． （１１，（２６）はプログラムカ
ウンタ（５１を構成する各ビットのフリップフロップで
ある。
たとえば、アドレスはｎビットから構成されるとすれば
フリップフロップ（１，２）、 （１９） 、・・・（
２６） ｉｎ段でプログラムカウンタ（５１を構成し
く１３） 、 （２０） 、・・・（２７）はそれぞれ
その出力端子である。アドレスレジスタ（６１も各ビッ
トのフリップフロップ（１６） 、 （２３） 、・・
・（２９）のｎ個のフリップフロップの構成からなり、
（１５，ｌ 、 （２２，１、・・・（２９）はそれぞ
れその出力端子、（１７） 。
フリップフロップ（１，２）、 （１９） 、・・・（
２６） ｉｎ段でプログラムカウンタ（５１を構成し
く１３） 、 （２０） 、・・・（２７）はそれぞれ
その出力端子である。アドレスレジスタ（６１も各ビッ
トのフリップフロップ（１６） 、 （２３） 、・・
・（２９）のｎ個のフリップフロップの構成からなり、
（１５，ｌ 、 （２２，１、・・・（２９）はそれぞ
れその出力端子、（１７） 。
（２４） 、・・・（３１） Ｕそれぞれその入力端子
である。カウンタ（５）もレジスタ（６）も並列入力及
び並列出力を備えているが、カウンタ（５）はインクレ
メント回路により数値１ｉ加えるための段間結合（３２
，１、（３３） 、・・・（３４）を備えている。また
（１１） 、 （１８） 、・−・（２５）はオペラン
ドレジスタ（４１からプログラムカウンタ（５）の各並
列ビットへ入力する信号入力端子、（４１）は命令デコ
ーダ（３）からプログラムカウンタへ出力されるロード
信号を示す。（３５） 、 （３６） 、・・・（３７
） 、 （３Ｂ） 、 （３９） 、・・・（４０）。
である。カウンタ（５）もレジスタ（６）も並列入力及
び並列出力を備えているが、カウンタ（５）はインクレ
メント回路により数値１ｉ加えるための段間結合（３２
，１、（３３） 、・・・（３４）を備えている。また
（１１） 、 （１８） 、・−・（２５）はオペラン
ドレジスタ（４１からプログラムカウンタ（５）の各並
列ビットへ入力する信号入力端子、（４１）は命令デコ
ーダ（３）からプログラムカウンタへ出力されるロード
信号を示す。（３５） 、 （３６） 、・・・（３７
） 、 （３Ｂ） 、 （３９） 、・・・（４０）。
（４２）、（４３１（４４） はそれぞれトランジス
タで、セレクタ中デコーダ（７）のセレクタ部はトラン
ジスタ（３５） 、 （３６） 、・・・（３７） 、
（３８） 、 （３９） 、・・・（４０）によって
構成され、端子（１３） 、 （２０） 、・・・（２
７）からの信号及び端子α→。
タで、セレクタ中デコーダ（７）のセレクタ部はトラン
ジスタ（３５） 、 （３６） 、・・・（３７） 、
（３８） 、 （３９） 、・・・（４０）によって
構成され、端子（１３） 、 （２０） 、・・・（２
７）からの信号及び端子α→。
（２２） 、・・・（２９）からの信号を入力しいずれ
かの信号を端子（１４） 、 （２υ、・・・（２８）
へ出力する。（７りはセレクタ・デコーダ（７）のデコ
ーダ部である。
かの信号を端子（１４） 、 （２υ、・・・（２８）
へ出力する。（７りはセレクタ・デコーダ（７）のデコ
ーダ部である。
普通の動作モードでは制御線（９）の信号が論理「ｌ」
で制御線１１の信号が論理「０」であり、端子（１４）
、 （２υ、・・・（２８）へは端子（１３） 、
（２０） 、・・・（２７）の信号が接続され、またロ
ード信号（４１）が論理「１」のときはオペランドレジ
スタ（４）からの信号が端子１ｕｌｌ 、 Ｑ８） 、
・・・（２５） ’に経てプログラムカウンタ（５１に
入力され、プログラムがジャンプする。ロード信号（４
１）の論理が「０」のときはプログラムカウンタ（５１
の内容はインクレメント回路によ＃）順次ｌずつ変化す
る。
で制御線１１の信号が論理「０」であり、端子（１４）
、 （２υ、・・・（２８）へは端子（１３） 、
（２０） 、・・・（２７）の信号が接続され、またロ
ード信号（４１）が論理「１」のときはオペランドレジ
スタ（４）からの信号が端子１ｕｌｌ 、 Ｑ８） 、
・・・（２５） ’に経てプログラムカウンタ（５１に
入力され、プログラムがジャンプする。ロード信号（４
１）の論理が「０」のときはプログラムカウンタ（５１
の内容はインクレメント回路によ＃）順次ｌずつ変化す
る。
動作モードを切換え、制御線（９）の信号を論理「ｏ」
とし制御線（１ｏ）の信号を論理「１」とするとアドレ
スレジスタ（６）の出方が端子（１４）、 （２１）
、・・・（２８）に接続される。アドレスレジスタ（６
）の内容は外部から端子（１７） 、 （２４）、・・
・（３１，１’ｅ経て任意のアドレスを入力することに
よって変化することができる。
とし制御線（１ｏ）の信号を論理「１」とするとアドレ
スレジスタ（６）の出方が端子（１４）、 （２１）
、・・・（２８）に接続される。アドレスレジスタ（６
）の内容は外部から端子（１７） 、 （２４）、・・
・（３１，１’ｅ経て任意のアドレスを入力することに
よって変化することができる。
ＲＯＭ １２１ ｋテストする場合は命令デコーダ（３
）の内容を外部に出力し所定のビットパターンと比較照
合すればよい。
）の内容を外部に出力し所定のビットパターンと比較照
合すればよい。
従来の回路は上述のとおシに構成されているため、了ド
レスレジスタ１６）、セレクタ・デコーダ（７）を別に
備えていなければならず、回路が複雑となり集積回路面
積が増加するばかりでなく、端子（１７） 。
レスレジスタ１６）、セレクタ・デコーダ（７）を別に
備えていなければならず、回路が複雑となり集積回路面
積が増加するばかりでなく、端子（１７） 。
（２４，） 、・・・（３υ へ入力するアドレス信号
を外部て作成せねばならぬという欠点があった。
を外部て作成せねばならぬという欠点があった。
この発明は従来の回路の上記の欠Ａ’（ｉ＝除去するた
めになされたもので、簡単なモード切換によってＲＯＭ
＋２１の内容をその配列順に出方することのできるＲ
ＯＭ内蔵半導体集積回路ヶ提供すること′（ｒ−目的と
している。
めになされたもので、簡単なモード切換によってＲＯＭ
＋２１の内容をその配列順に出方することのできるＲ
ＯＭ内蔵半導体集積回路ヶ提供すること′（ｒ−目的と
している。
以下図面についてこの発明の詳細な説明する。
第３図はこの発明の一実施例を示すブロック図で、７１
図及び第２図と同一符号は同−又は相当部分全示し、（
４５）は第２図の信号（９）と同様普通の運転モードに
おいてのみ「ｌ」となる信号であり、（４６）はアンド
ゲートである。
図及び第２図と同一符号は同−又は相当部分全示し、（
４５）は第２図の信号（９）と同様普通の運転モードに
おいてのみ「ｌ」となる信号であり、（４６）はアンド
ゲートである。
第３図の回路は第２図の回路に比しアドレスレジスタ（
６）とセレクタ・デコーダ（７）のセレクタ部金欠くが
モード信号レジスタ（８）からの信号（４５）の論理が
「ｌ」である場合は第２図の回路と同様な動作音するこ
とは明らかである。また、モード信号を切換えて信号（
４５）の論理１ｒＯＪにしておくと命令デコーダ（３）
からロード信号（４１）が出力されてもアンドゲート（
４６）で阻止されるからプログラムカウンタ（５）の内
容は数値ｌずつ増加しＲＯＭ ＋２１の内容はこれに対
応して順次命令デコーダ（３１に入力されると共にｌＣ
ｆ１＋の外部へ導出される。
６）とセレクタ・デコーダ（７）のセレクタ部金欠くが
モード信号レジスタ（８）からの信号（４５）の論理が
「ｌ」である場合は第２図の回路と同様な動作音するこ
とは明らかである。また、モード信号を切換えて信号（
４５）の論理１ｒＯＪにしておくと命令デコーダ（３）
からロード信号（４１）が出力されてもアンドゲート（
４６）で阻止されるからプログラムカウンタ（５）の内
容は数値ｌずつ増加しＲＯＭ ＋２１の内容はこれに対
応して順次命令デコーダ（３１に入力されると共にｌＣ
ｆ１＋の外部へ導出される。
更に、必要な場合はプログラムカウンタ（５）の内容（
すなわち端子（１３１、（２０）、−（２７） ＋７）
信号） ｋ ＩＣ（１）の外部へ導出するホートラ設け
ることも容易である。又アドレスカウンタ（５１の上位
ビットにはインクレメント回路からの加電が影響しない
ように構成されたものがある。このような場合には、そ
の上位ビットだけを命令デコーダ＋３１ 牟らの制御に
よって変更できるようにしておけばよい。
すなわち端子（１３１、（２０）、−（２７） ＋７）
信号） ｋ ＩＣ（１）の外部へ導出するホートラ設け
ることも容易である。又アドレスカウンタ（５１の上位
ビットにはインクレメント回路からの加電が影響しない
ように構成されたものがある。このような場合には、そ
の上位ビットだけを命令デコーダ＋３１ 牟らの制御に
よって変更できるようにしておけばよい。
なお、信号（４５）の論理を「ｏ」にするモードの場合
、命令デコーダ（３１でデコードした他の制御（ロード
信号（４υ以外の他の制御）Ｉｒｉ実行するような接続
にしておくことも実行しないよう々接続にしておくこと
もできる。
、命令デコーダ（３１でデコードした他の制御（ロード
信号（４υ以外の他の制御）Ｉｒｉ実行するような接続
にしておくことも実行しないよう々接続にしておくこと
もできる。
以上のようにこの発明によれば、従来より簡単な回路構
成で高速度にＲＯＭの内容を■ｃの外部へ堆出すことが
できる。
成で高速度にＲＯＭの内容を■ｃの外部へ堆出すことが
できる。
第１図は従来の回路を示すブロック図、１・２図は第１
図のプログラムカウンタ、アドレスレジスタ及びセレク
タ魯デコーダの関連を示すブロック図、第３図はこの発
明の一実施例を示すブロック図である。 （１１・・・ＩＣ，＋２１・・・ＲＯＭ、 ＋３１・・
・命令デコーダ、１５）・・・プログラムカウンタ、（
８）・・・モード信号レジスタ、（４６）・・・アンド
ゲート。 なお、図中同一符号は同−又は相当部分會示す。 代理人 葛野信− 第２ｖ！Ｊ 第３図 Ｌ−Ｊ 昭和 年 月 日 ２１発明の名称 ■内蔵中導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代［１置火の内二丁目２番３
号５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第５頁ｒ （２９）の」とあるをｒ （３
０）の」と訂正する。 （２）同書第６頁第４行目ｒ （４３）、（４４） Ｊ
とあるをｒ （４３）、・・川・・（４４） Ｊと訂正
する。 （以上） ６３５−
図のプログラムカウンタ、アドレスレジスタ及びセレク
タ魯デコーダの関連を示すブロック図、第３図はこの発
明の一実施例を示すブロック図である。 （１１・・・ＩＣ，＋２１・・・ＲＯＭ、 ＋３１・・
・命令デコーダ、１５）・・・プログラムカウンタ、（
８）・・・モード信号レジスタ、（４６）・・・アンド
ゲート。 なお、図中同一符号は同−又は相当部分會示す。 代理人 葛野信− 第２ｖ！Ｊ 第３図 Ｌ−Ｊ 昭和 年 月 日 ２１発明の名称 ■内蔵中導体集積回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代［１置火の内二丁目２番３
号５、補正の対象 （１）明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第５頁ｒ （２９）の」とあるをｒ （３
０）の」と訂正する。 （２）同書第６頁第４行目ｒ （４３）、（４４） Ｊ
とあるをｒ （４３）、・・川・・（４４） Ｊと訂正
する。 （以上） ６３５−
Claims (1)
- ＲＯＭ （読出し専用メモリ）と、このＲＡＭから読出
された内容が格納される命令デコーダと、この命令デコ
ーダの内容を外部へ出力するボートと、上記ＲＯＭ を
読出すためのアドレス信号を出力するプログラムカウン
タと、このプログラムカウンタから出力する上記アドレ
ス信号のうち少くともその下位所定数ビットによって定
められる数値を順次ｌずつ増加するインクレメント回路
と、上記命令デコーダにおいて命令を解読した結果に従
って指示された数値を上記プログラムカウンタに設定す
る手段と、外部から入力される信号に従って動作モード
を切換え、この切換えた動作モードにおいては、上記命
令デコーダにおいて命令を解読した結果に従って上記プ
ログラムカウンタに数値全設定する動作を一般的に禁止
し、上記プログラムカウンタの内容は上記インクレメン
ト回路の動作だけによって変化するようにし、上記プロ
グラムカウンタが上記下位所定数ビット以外の上位ピッ
）を有しこの上位ピラトラ上記命令デコーダにおいて命
令を解読した結果に従って制御する場合に限り上記上位
ビットの制御だけを実行させるモード切換手段を備えた
ＲＯＭ内蔵半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103636A JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103636A JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58220298A true JPS58220298A (ja) | 1983-12-21 |
| JPS6231438B2 JPS6231438B2 (ja) | 1987-07-08 |
Family
ID=14359250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103636A Granted JPS58220298A (ja) | 1982-06-14 | 1982-06-14 | Ｒｏｍ内蔵半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220298A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145438A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | マイクロコンピユ−タ |
| JPS6366638A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | マイクロコンピユ−タの命令スキツプ回路 |
| JPH01176400A (ja) * | 1987-12-29 | 1989-07-12 | Hitachi Ltd | マイクロプログラムｒｏｍ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530786A (en) * | 1978-08-28 | 1980-03-04 | Nec Corp | Microprogram control device |
-
1982
- 1982-06-14 JP JP57103636A patent/JPS58220298A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5530786A (en) * | 1978-08-28 | 1980-03-04 | Nec Corp | Microprogram control device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62145438A (ja) * | 1985-12-20 | 1987-06-29 | Nec Corp | マイクロコンピユ−タ |
| JPS6366638A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | マイクロコンピユ−タの命令スキツプ回路 |
| JPH01176400A (ja) * | 1987-12-29 | 1989-07-12 | Hitachi Ltd | マイクロプログラムｒｏｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6231438B2 (ja) | 1987-07-08 |
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