JPH01303744A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
- Publication number
- JPH01303744A JPH01303744A JP63134623A JP13462388A JPH01303744A JP H01303744 A JPH01303744 A JP H01303744A JP 63134623 A JP63134623 A JP 63134623A JP 13462388 A JP13462388 A JP 13462388A JP H01303744 A JPH01303744 A JP H01303744A
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- JP
- Japan
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- polycrystalline
- film
- insulating film
- semiconductor device
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体デバイスの製造方法に係り、特にＤＲ
ＡＭに用いられる如き多結晶Ｓｉの多層配線構造に於け
る層間絶縁膜の形成に関し改良された半導体デバイスの
製造方法に係る。
ＡＭに用いられる如き多結晶Ｓｉの多層配線構造に於け
る層間絶縁膜の形成に関し改良された半導体デバイスの
製造方法に係る。
（従来の技術）
ＤＲＡＭ等として用いられる多結晶Ｓｉの多層配線構造
を有する半導体デバイスは、一般に、半導体基板表面に
熱酸化等により形成されたフィールド酸化膜上に気相成
長法等により堆積されてエツチングによりパターン化さ
れた下層多結晶８１層（第−箇条結晶Ｓｉ層）と、この
下層多結晶Ｓｉ層の表面に熱酸化等により形成された多
結晶Ｓ１による酸化膜と、この酸化膜上に気相成長法等
により堆積形成された上層多結晶Ｓｉ層（第二層多結晶
５ｉ層）とを有しており、多結晶Ｓ１による前記酸化膜
が前記下層多結晶Ｓｉ層と上層多結晶Ｓｉ層との間の層
間絶縁膜をなしている。
を有する半導体デバイスは、一般に、半導体基板表面に
熱酸化等により形成されたフィールド酸化膜上に気相成
長法等により堆積されてエツチングによりパターン化さ
れた下層多結晶８１層（第−箇条結晶Ｓｉ層）と、この
下層多結晶Ｓｉ層の表面に熱酸化等により形成された多
結晶Ｓ１による酸化膜と、この酸化膜上に気相成長法等
により堆積形成された上層多結晶Ｓｉ層（第二層多結晶
５ｉ層）とを有しており、多結晶Ｓ１による前記酸化膜
が前記下層多結晶Ｓｉ層と上層多結晶Ｓｉ層との間の層
間絶縁膜をなしている。
（発明が解決しようとする課題）
上述の如き半導体デバイスに於ては、エツチングにより
パターン化された下層多結晶Ｓｉ層は、一般に矩形横断
面を呈し、これの全体を覆うべく層間絶縁膜が多結晶Ｓ
１の熱酸化により形成されており、この層間絶縁膜はそ
の全体に亘って−様な膜厚を有するか或いは前記下層多
結晶Ｓｉ層の上面に対応する部分に於てイ也の部分に比
して薄くなっている。このため、前記下層多結晶Ｓｉ層
に電圧が印加されると、これの縁角部への電界集中現象
により、層間絶縁膜はこの部分に於て絶縁破壊を起こし
易く、これが多結晶Ｓｉ＠間の絶縁耐圧の評価を低下さ
せているのが現状である。
パターン化された下層多結晶Ｓｉ層は、一般に矩形横断
面を呈し、これの全体を覆うべく層間絶縁膜が多結晶Ｓ
１の熱酸化により形成されており、この層間絶縁膜はそ
の全体に亘って−様な膜厚を有するか或いは前記下層多
結晶Ｓｉ層の上面に対応する部分に於てイ也の部分に比
して薄くなっている。このため、前記下層多結晶Ｓｉ層
に電圧が印加されると、これの縁角部への電界集中現象
により、層間絶縁膜はこの部分に於て絶縁破壊を起こし
易く、これが多結晶Ｓｉ＠間の絶縁耐圧の評価を低下さ
せているのが現状である。
（発明の目的）
本発明は、上述の如き問題点に鑑み、新しい形態の層間
絶縁膜を形成して多結晶Ｓｉ層間の絶縁耐圧性に優れた
半導体デバイスを得ることができる半導体デバイスの製
造方法を提供することを目的としている。
絶縁膜を形成して多結晶Ｓｉ層間の絶縁耐圧性に優れた
半導体デバイスを得ることができる半導体デバイスの製
造方法を提供することを目的としている。
（課題を解決するための手段）
上述の如き目的は、本発明によれば、半導体基板表面に
フィールド酸化膜を形成する工程と、前記フィールド酸
化膜上に下層多結晶Ｓｉ層を形成する工程と、前記下層
多結晶Ｓｉ層中に不純物をドーピングする工程と、不純
物をドーピングされた前記下層多結晶Ｓｉ層をエツチン
グによりパターン化する工程と、パターン化された前記
下層多結晶Ｓｉ層の表面に酸化絶縁膜を形成する工程と
、前記酸化絶縁膜上に上層多結晶Ｓｉ層を形成する工程
とを有する半導体デバイスの製造方法によって達成され
る。
フィールド酸化膜を形成する工程と、前記フィールド酸
化膜上に下層多結晶Ｓｉ層を形成する工程と、前記下層
多結晶Ｓｉ層中に不純物をドーピングする工程と、不純
物をドーピングされた前記下層多結晶Ｓｉ層をエツチン
グによりパターン化する工程と、パターン化された前記
下層多結晶Ｓｉ層の表面に酸化絶縁膜を形成する工程と
、前記酸化絶縁膜上に上層多結晶Ｓｉ層を形成する工程
とを有する半導体デバイスの製造方法によって達成され
る。
（実施例の説明）
以下、添付の図を参照して本発明の実施例について詳細
に説明する。
に説明する。
第１図は本発明による製造方法にて製造された半導体デ
バイスの一例をその要部について示している。第１図に
於て、１０はＳｉ等により構成された半導体基板を、１
２は半導体基板１０の表面に熱酸化等により形成された
Ｓｉ酸化膜によるフィールド酸化膜を、１４はフィール
ド酸化膜１２上に堆積されてその後にパターン化された
下層多結晶Ｓｉ層を、１６は下層多結晶Ｓｉ層１４の外
表面を覆うべく形成された多結晶Ｓｉ酸化膜による酸化
絶縁膜（層間絶縁膜）を、１８は酸化絶縁膜１６上に堆
積形成された上層多結晶Ｓｉ層を各々示しており、本発
明による製造方法により製造された半導体デバイスは、
酸化絶縁膜１６が下層多結晶Ｓｉ層１４の上縁角部に対
応する部分にて他の部分に比して膜厚が厚いことを特徴
としている。この厚肉部は第１図において符＠１６ａに
より示されている。
バイスの一例をその要部について示している。第１図に
於て、１０はＳｉ等により構成された半導体基板を、１
２は半導体基板１０の表面に熱酸化等により形成された
Ｓｉ酸化膜によるフィールド酸化膜を、１４はフィール
ド酸化膜１２上に堆積されてその後にパターン化された
下層多結晶Ｓｉ層を、１６は下層多結晶Ｓｉ層１４の外
表面を覆うべく形成された多結晶Ｓｉ酸化膜による酸化
絶縁膜（層間絶縁膜）を、１８は酸化絶縁膜１６上に堆
積形成された上層多結晶Ｓｉ層を各々示しており、本発
明による製造方法により製造された半導体デバイスは、
酸化絶縁膜１６が下層多結晶Ｓｉ層１４の上縁角部に対
応する部分にて他の部分に比して膜厚が厚いことを特徴
としている。この厚肉部は第１図において符＠１６ａに
より示されている。
次に第２図（ａ）乃至（ｆ）を用いて本発明による半導
体デバイスのＨ’１Ｎ方法の工程の一例について説明す
る。
体デバイスのＨ’１Ｎ方法の工程の一例について説明す
る。
先ず（ａ）図に示されている如く、半導体基板１０の上
面に熱酸化によりＳｉｌ化膜によるフィールド酸化膜１
２を形成し、この後に気相成長法、例えば減圧ＣＶ［）
法（化学的気相成長法）によりフィールド酸化膜１２上
に下層多結晶Ｓｉ層１４を、例えば厚さ３５００人程度
にまで堆積させる。
面に熱酸化によりＳｉｌ化膜によるフィールド酸化膜１
２を形成し、この後に気相成長法、例えば減圧ＣＶ［）
法（化学的気相成長法）によりフィールド酸化膜１２上
に下層多結晶Ｓｉ層１４を、例えば厚さ３５００人程度
にまで堆積させる。
次に（ｂ）図に示されている如く、下層多結晶Ｓｉ層１
４のシート抵抗値が３０Ωｃｍ程度になるように、Ｎ形
を形成する不純物を下層多結晶Ｓｉ層１４にドーピング
する。不純物のドーピングは、ＰＯＣｌ ３等のデポ
ジションを用い、デポジション後に、例えば０２雰囲気
中で、例えば温度を９ｏｏ’ｃに保って３０分間程度加
熱し、不純物を熱拡散させることにより行われている。
４のシート抵抗値が３０Ωｃｍ程度になるように、Ｎ形
を形成する不純物を下層多結晶Ｓｉ層１４にドーピング
する。不純物のドーピングは、ＰＯＣｌ ３等のデポ
ジションを用い、デポジション後に、例えば０２雰囲気
中で、例えば温度を９ｏｏ’ｃに保って３０分間程度加
熱し、不純物を熱拡散させることにより行われている。
またこの小間多結晶Ｓ；層１４に導入し、この後にこの
不純物を熱拡散させることにより行われてもよい。この
ドーピングにより下層多結晶Ｓｉ層１４は高濃度Ｎ形多
結晶Ｓｉ層となる。
不純物を熱拡散させることにより行われてもよい。この
ドーピングにより下層多結晶Ｓｉ層１４は高濃度Ｎ形多
結晶Ｓｉ層となる。
次に（Ｃ）図に示されている如く、上述の下層多結晶５
ｖｉｉ４上にポジレジストによるフォトレジストパター
ン２０を形成する。ポジレジストの表面には紫外線照射
による耐熱硬化層を形成しておく。フォトレジストパタ
ーン２０をマスクとしで、プラズマエツチングを行う。
ｖｉｉ４上にポジレジストによるフォトレジストパター
ン２０を形成する。ポジレジストの表面には紫外線照射
による耐熱硬化層を形成しておく。フォトレジストパタ
ーン２０をマスクとしで、プラズマエツチングを行う。
このプラズマエツチングは、例えば、陽極結合型平行平
板電極のエツチング室内にＣＣｌＦ５、ＣＣ１２Ｆ２、
０２ガスをそれぞれ］３．１０．７ＳＣＣＨ程度導入し
、ガス圧力４０Ｐａ、高周波出力１５０Ｗ程度の雰囲気
にて行われればよい。このプラズマエツチングに於ける
エツチングガスとしては、この他に、ＣＦ４、Ｃ２Ｆ６
、Ｃ１２，５ｉＣ１４等、Ｃ１系、Ｆ系のガスを適当に
組合せたものであってもよい。
板電極のエツチング室内にＣＣｌＦ５、ＣＣ１２Ｆ２、
０２ガスをそれぞれ］３．１０．７ＳＣＣＨ程度導入し
、ガス圧力４０Ｐａ、高周波出力１５０Ｗ程度の雰囲気
にて行われればよい。このプラズマエツチングに於ける
エツチングガスとしては、この他に、ＣＦ４、Ｃ２Ｆ６
、Ｃ１２，５ｉＣ１４等、Ｃ１系、Ｆ系のガスを適当に
組合せたものであってもよい。
（ｄ）図は下層多結晶Ｓｉ層１４を上述の如くプラズマ
エツチングし、フォトレジストパターン２０を除去した
俊の状態を示している。高濃度Ｎ形多結晶Ｓｉ層である
下層多結晶Ｓｉ層１４は、その上部表面より少し深い所
に不純物濃度のピークをもつことから、この部分に於け
る横方向のエツチングレートが速くなり、この部分にて
エツチングによるかじりが生じ、このことからエツチン
グによりパターン化された下層多結晶Ｓｉ層１４はその
上縁角部１４ａが角状にやや尖った横断面形状に成形さ
れるようになる。
エツチングし、フォトレジストパターン２０を除去した
俊の状態を示している。高濃度Ｎ形多結晶Ｓｉ層である
下層多結晶Ｓｉ層１４は、その上部表面より少し深い所
に不純物濃度のピークをもつことから、この部分に於け
る横方向のエツチングレートが速くなり、この部分にて
エツチングによるかじりが生じ、このことからエツチン
グによりパターン化された下層多結晶Ｓｉ層１４はその
上縁角部１４ａが角状にやや尖った横断面形状に成形さ
れるようになる。
次に（ｅ）図に示されている如く、熱酸化により下層多
結晶Ｓｉ層１４の表面にこの多結晶Ｓｉよりなる酸化絶
縁膜（層間絶縁膜）１６を形成する。
結晶Ｓｉ層１４の表面にこの多結晶Ｓｉよりなる酸化絶
縁膜（層間絶縁膜）１６を形成する。
この酸化絶縁膜１６は通常部分に於て２５０〜３００人
程度の膜厚を有していればよい。
程度の膜厚を有していればよい。
熱酸化に於て適当な温度と酸化膜厚が選ばれることによ
り、下層多結晶Ｓｉ層１４の上縁角部の角状成分からし
て、その上縁角部に於ては、酸化絶縁膜１６は、丸味を
有する膨みをもち、他の部分に比して肉厚が二倍程度に
厚くなり、厚肉部１６ａとなる。
り、下層多結晶Ｓｉ層１４の上縁角部の角状成分からし
て、その上縁角部に於ては、酸化絶縁膜１６は、丸味を
有する膨みをもち、他の部分に比して肉厚が二倍程度に
厚くなり、厚肉部１６ａとなる。
尚、下層多結晶Ｓｉ層１４のプラズマエツチングに際し
てフィールド酸化膜１２が除去されるのでおれば、酸化
絶縁膜１６の熱酸化による生成時に半導体基板１０の上
面に再びフィールド酸化膜１２が形成されるようになる
。
てフィールド酸化膜１２が除去されるのでおれば、酸化
絶縁膜１６の熱酸化による生成時に半導体基板１０の上
面に再びフィールド酸化膜１２が形成されるようになる
。
次に（ｆ）図に示されている如く、上述の下層多結晶５
１１４と同様に減圧ＣＶＤ法等により酸化絶縁膜１６上
並びにフィールド酸化膜１２上に上層多結晶Ｓｉ層１６
を堆積形成する。これにより多結晶Ｓｉによる二層配線
構造が形成される。
１１４と同様に減圧ＣＶＤ法等により酸化絶縁膜１６上
並びにフィールド酸化膜１２上に上層多結晶Ｓｉ層１６
を堆積形成する。これにより多結晶Ｓｉによる二層配線
構造が形成される。
酸化絶縁膜１６は、上述の如く下層多結晶Ｓｉ層１４の
上縁角部１４ａに対応する部分に於ては厚肉部１６ａを
もって他の部分に比して厚くなっていることから、下層
多結晶Ｓｉ層１４と上層多結晶Ｓｉ層１８との間に於て
最も絶縁破壊を生じ易い部位にて充分な酸化膜厚を備え
るようになり、このことから本発明による製造方法によ
って製造された半導体デバイスに於ては、下層多結晶Ｓ
ｉ層１４と上層多結晶Ｓｉ層１８との間にて充分な絶縁
耐圧が得られるようになる。
上縁角部１４ａに対応する部分に於ては厚肉部１６ａを
もって他の部分に比して厚くなっていることから、下層
多結晶Ｓｉ層１４と上層多結晶Ｓｉ層１８との間に於て
最も絶縁破壊を生じ易い部位にて充分な酸化膜厚を備え
るようになり、このことから本発明による製造方法によ
って製造された半導体デバイスに於ては、下層多結晶Ｓ
ｉ層１４と上層多結晶Ｓｉ層１８との間にて充分な絶縁
耐圧が得られるようになる。
（発明の効果）
上述の如く、本発明による製造方法によって製造される
半導体デバイスに於ては、下層多結晶Ｓｉ層は既に不純
物をドーピングされた状態にてパターン化のためにエツ
チングされることから、そして不純物をドーピングされ
た下層多結晶Ｓｉ層はその上部表面より少し深い所に不
純物濃度のピークをもつことから、この部分に於ける横
方向のエツチングレートが速くなり、この部分にエツチ
ングによるかじりが生じるようになる。これによりパタ
ーン化された後の下層多結晶Ｓｉ＠は上縁角部が角（つ
の）状に尖った形状の矩形横断面を呈するようになり、
これの外表面全体が熱酸化等により酸化絶縁膜に酸化処
理されることから、この酸化絶縁膜はパターン化された
下層多結晶Ｓｉ層の上縁角部に対応する部分に於て他の
部分に比して厚い膜厚を備えるようになる。これにより
前記酸化絶縁膜がその全体に亘って厚くされることなく
多結晶Ｓｉ層間の絶縁耐圧性が向上するようになり、こ
のことから本発明による製造方法にて製造される半導体
デバイスは微細なパターン設計ルールにて使用される多
結晶Ｓ：の多層配線構造を有するＤＲＡＭ等にて良好に
使用され得るようになる。
半導体デバイスに於ては、下層多結晶Ｓｉ層は既に不純
物をドーピングされた状態にてパターン化のためにエツ
チングされることから、そして不純物をドーピングされ
た下層多結晶Ｓｉ層はその上部表面より少し深い所に不
純物濃度のピークをもつことから、この部分に於ける横
方向のエツチングレートが速くなり、この部分にエツチ
ングによるかじりが生じるようになる。これによりパタ
ーン化された後の下層多結晶Ｓｉ＠は上縁角部が角（つ
の）状に尖った形状の矩形横断面を呈するようになり、
これの外表面全体が熱酸化等により酸化絶縁膜に酸化処
理されることから、この酸化絶縁膜はパターン化された
下層多結晶Ｓｉ層の上縁角部に対応する部分に於て他の
部分に比して厚い膜厚を備えるようになる。これにより
前記酸化絶縁膜がその全体に亘って厚くされることなく
多結晶Ｓｉ層間の絶縁耐圧性が向上するようになり、こ
のことから本発明による製造方法にて製造される半導体
デバイスは微細なパターン設計ルールにて使用される多
結晶Ｓ：の多層配線構造を有するＤＲＡＭ等にて良好に
使用され得るようになる。
第１図は本発明による製造方法にて製造された半導体デ
バイスの一例をその要部について示す拡大縦断面図、第
２図（ａ）〜（ｆ）は本発明による半導体デバイスの製
造方法の一例を示す拡大縦断面図である。 １０・・・半導体基板 １２・・・フィールド酸化膜 １４・・・下層多結晶Ｓｉ層 １６・・・酸化絶縁１１！ｉｉ（層間絶縁膜）１８・・
・上層多結晶Ｓｉ層 １月 〜
バイスの一例をその要部について示す拡大縦断面図、第
２図（ａ）〜（ｆ）は本発明による半導体デバイスの製
造方法の一例を示す拡大縦断面図である。 １０・・・半導体基板 １２・・・フィールド酸化膜 １４・・・下層多結晶Ｓｉ層 １６・・・酸化絶縁１１！ｉｉ（層間絶縁膜）１８・・
・上層多結晶Ｓｉ層 １月 〜
Claims (1)
- １、半導体基板表面にフィールド酸化膜を形成する工程
と、前記フィールド酸化膜上に下層多結晶Ｓｉ層を形成
する工程と、前記下層多結晶Ｓｉ層中に不純物をドーピ
ングする工程と、不純物をドーピングされた前記下層多
結晶Ｓｉ層をエッチングによりパターン化する工程と、
パターン化された前記下層多結晶Ｓｉ層の表面に酸化絶
縁膜を形成する工程と、前記酸化絶縁膜上に上層多結晶
Ｓｉ層を形成する工程とを有する半導体デバイスの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134623A JPH01303744A (ja) | 1988-06-01 | 1988-06-01 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134623A JPH01303744A (ja) | 1988-06-01 | 1988-06-01 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303744A true JPH01303744A (ja) | 1989-12-07 |
Family
ID=15132705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134623A Pending JPH01303744A (ja) | 1988-06-01 | 1988-06-01 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303744A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5473533U (ja) * | 1977-11-02 | 1979-05-25 | ||
| JPS5733941U (ja) * | 1980-08-07 | 1982-02-23 | ||
| JPS62131691U (ja) * | 1986-02-14 | 1987-08-19 |
-
1988
- 1988-06-01 JP JP63134623A patent/JPH01303744A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5473533U (ja) * | 1977-11-02 | 1979-05-25 | ||
| JPS5733941U (ja) * | 1980-08-07 | 1982-02-23 | ||
| JPS62131691U (ja) * | 1986-02-14 | 1987-08-19 |
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