JPH01303809A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH01303809A JPH01303809A JP63133657A JP13365788A JPH01303809A JP H01303809 A JPH01303809 A JP H01303809A JP 63133657 A JP63133657 A JP 63133657A JP 13365788 A JP13365788 A JP 13365788A JP H01303809 A JPH01303809 A JP H01303809A
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- Japan
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- clock
- analog
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アナログスイッチ回路に関し、
クロックフィードスルーが小さく、高耐圧なアナログス
イッチ回路を提供することを目的とし、アナログ信号入
力端子と、アナログ信号出力端子と、スイッチオン・オ
フ制御入力端子と、第１゜第２のトランジスタと、クロ
ック遅延回路とを具備し、該第１のトランジスタのゲー
ト電極は前記制御入力端子に接続され、ソース電極は第
一のアナログ入出力に接続され、該第２のトランジスタ
のゲート電極は該クロック遅延回路の出力に接続され、
ソース電極は第二のアナログ入出力に接続され、前記第
１及び第２のトランジスタのドレイン電極どうしが接続
され、前記クロック遅延回路の入力端子は前記制御入力
端子に接続されて構成されている。
イッチ回路を提供することを目的とし、アナログ信号入
力端子と、アナログ信号出力端子と、スイッチオン・オ
フ制御入力端子と、第１゜第２のトランジスタと、クロ
ック遅延回路とを具備し、該第１のトランジスタのゲー
ト電極は前記制御入力端子に接続され、ソース電極は第
一のアナログ入出力に接続され、該第２のトランジスタ
のゲート電極は該クロック遅延回路の出力に接続され、
ソース電極は第二のアナログ入出力に接続され、前記第
１及び第２のトランジスタのドレイン電極どうしが接続
され、前記クロック遅延回路の入力端子は前記制御入力
端子に接続されて構成されている。
本発明は、アナログ信号の伝達を制御する半導体アナロ
グスイッチ回路に関する。
グスイッチ回路に関する。
アナログ争ディジタル混在のシステムにおいて、ディジ
タル信号によりアナログ信号を制御するために高速、高
精度なアナログスイッチが要求されている。
タル信号によりアナログ信号を制御するために高速、高
精度なアナログスイッチが要求されている。
第８図は従来例を説明するための図であり、（ａ）は回
路図、（ｂ）はタイミング図、第９図はクロックフィー
ドスルーのメカニズムを説明するための図である。
路図、（ｂ）はタイミング図、第９図はクロックフィー
ドスルーのメカニズムを説明するための図である。
従来のアナログスイッチ回路においては、第８図（ａ）
のトランジスタＴ１のみで（一つのＭＯＳ トランジス
タ又は接合型ＦＥＴ）、アナログ信号のオン・オフを行
なっていた。この場合、スイッチのターンオフに伴なっ
て、第９図に示す如くスイッチオン時に存在したチャネ
ルの電荷がスイッチ両側の回路系へ排出される。（クロ
ックフィードスルー現象）このため第８図（ａ）のＯ端
子のように１容景性素子のみから構成される系が接続さ
れると、この排出された電荷が、容量に注入され信号源
りによって容量に蓄積された電圧にオフセットが生じて
しまう。このオフセットを防ぐために、従来から第８図
（ａ）の如くトランジスタＴ２を接続していた。トラン
ジスタＴ２はトランジスタＴ１の半分のゲート面積でト
ランジスタＴ１と同極性（同じ導′ＷＬ型）であり、ト
ランジスタＴ１のターンオフ時にトランジスタＴ１の両
側の回路に半分ずつ流出したチャネル電荷をトランジス
タＴ２のゲート下にチャネルを形成することによシ吸収
してしまうものである。
のトランジスタＴ１のみで（一つのＭＯＳ トランジス
タ又は接合型ＦＥＴ）、アナログ信号のオン・オフを行
なっていた。この場合、スイッチのターンオフに伴なっ
て、第９図に示す如くスイッチオン時に存在したチャネ
ルの電荷がスイッチ両側の回路系へ排出される。（クロ
ックフィードスルー現象）このため第８図（ａ）のＯ端
子のように１容景性素子のみから構成される系が接続さ
れると、この排出された電荷が、容量に注入され信号源
りによって容量に蓄積された電圧にオフセットが生じて
しまう。このオフセットを防ぐために、従来から第８図
（ａ）の如くトランジスタＴ２を接続していた。トラン
ジスタＴ２はトランジスタＴ１の半分のゲート面積でト
ランジスタＴ１と同極性（同じ導′ＷＬ型）であり、ト
ランジスタＴ１のターンオフ時にトランジスタＴ１の両
側の回路に半分ずつ流出したチャネル電荷をトランジス
タＴ２のゲート下にチャネルを形成することによシ吸収
してしまうものである。
ところが、実際には、通常トランジスタＴ１の両側のイ
ンピーダンス等の条件が対称でないため、トランジスタ
Ｔ１からの電荷の流出も非対称となす、トランジスタＴ
２でのキャンセルを行なってもそれＫＪ不足が生じ、オ
フセットを十分小さく抑えることができなかった。（第
８図缶）参照）クロックフィードスルーを本質的に小さ
くするためには、トランジスタＴ１のゲートルチャネル
間容量を小さくすればよいが、そのためにＭＯＳトラン
ジスタのゲート絶縁膜の膜厚を厚くしたり、チャネル幅
を小さくしたりすると、スイッチのオン抵抗が大六くな
ってしまう。また、チャネル長を短かくするとトランジ
スタの耐電圧が低下してしまう。このため、クロックフ
ィードスルーを小さく抑える有効な方法がなかった。
ンピーダンス等の条件が対称でないため、トランジスタ
Ｔ１からの電荷の流出も非対称となす、トランジスタＴ
２でのキャンセルを行なってもそれＫＪ不足が生じ、オ
フセットを十分小さく抑えることができなかった。（第
８図缶）参照）クロックフィードスルーを本質的に小さ
くするためには、トランジスタＴ１のゲートルチャネル
間容量を小さくすればよいが、そのためにＭＯＳトラン
ジスタのゲート絶縁膜の膜厚を厚くしたり、チャネル幅
を小さくしたりすると、スイッチのオン抵抗が大六くな
ってしまう。また、チャネル長を短かくするとトランジ
スタの耐電圧が低下してしまう。このため、クロックフ
ィードスルーを小さく抑える有効な方法がなかった。
従って、アナログスイッチ回路では、オン抵抗が低く、
高耐圧のままでクロックフィードスルーを小さく抑える
ことが出来ず、高速φ高耐圧・高精度（低オフセット）
の三つを満足できないといった問題を生じていた。
高耐圧のままでクロックフィードスルーを小さく抑える
ことが出来ず、高速φ高耐圧・高精度（低オフセット）
の三つを満足できないといった問題を生じていた。
本発明は、上の三つの条件を満足することを課題とする
。
。
前記課題は、アナログ信号入力端子と、アナログ信号出
力端子と、スイッチオン・オフ制御入力端子と、第１．
第２のトランジスタと、クロック遅延回路とを４備し、
該第１のトランジスタのゲート電極は前記制御入力端子
に接続され、ソース電極は第一のアナログ入出力に接続
され、該第２のトランジスタのゲート電極は、該クロッ
ク遅延回路の出力に接続され、ソース電極は第二のアナ
ログ入出力に接続され、前記第１及び第２のトランジス
タのドレイン電極どうしが接続され、前記クロック遅延
回路の入力端子は前記制御入力端子に接続されているこ
とを特徴とするアナログスイッチ回路によって達成され
る。
力端子と、スイッチオン・オフ制御入力端子と、第１．
第２のトランジスタと、クロック遅延回路とを４備し、
該第１のトランジスタのゲート電極は前記制御入力端子
に接続され、ソース電極は第一のアナログ入出力に接続
され、該第２のトランジスタのゲート電極は、該クロッ
ク遅延回路の出力に接続され、ソース電極は第二のアナ
ログ入出力に接続され、前記第１及び第２のトランジス
タのドレイン電極どうしが接続され、前記クロック遅延
回路の入力端子は前記制御入力端子に接続されているこ
とを特徴とするアナログスイッチ回路によって達成され
る。
〔作用〕
クロックフィ−ドスルーの小さな第１のトランジスタと
、耐圧の高い第２のトランジスタを直列に接続し、クロ
ック遅延回路によりスイッチのターンオフ時に第１のト
ランジスタが第２のトランジスタより遅れてオフするよ
うに構成してクロックフィードスルーが小さく、高耐圧
なアナログスイッチ回路を実現する。
、耐圧の高い第２のトランジスタを直列に接続し、クロ
ック遅延回路によりスイッチのターンオフ時に第１のト
ランジスタが第２のトランジスタより遅れてオフするよ
うに構成してクロックフィードスルーが小さく、高耐圧
なアナログスイッチ回路を実現する。
第１図は、本発明の第１実施例の回路図であり、第２図
はそのタイミング図である。
はそのタイミング図である。
図中、各トランジスタはＮチャネルＭＯ８ＩＩンジスタ
であり、ＣＫはクロック、ＸＣＫはインバータで反転し
たクロック、ＤＣＫはインバータ２段で遅延したクロッ
クである。Ｔ２は、ＴＩＭからのクロックフィードスル
ーをキャンセルするためのトランジスタでトランジスタ
ＴＩＭの半分のチャネル面積である。
であり、ＣＫはクロック、ＸＣＫはインバータで反転し
たクロック、ＤＣＫはインバータ２段で遅延したクロッ
クである。Ｔ２は、ＴＩＭからのクロックフィードスル
ーをキャンセルするためのトランジスタでトランジスタ
ＴＩＭの半分のチャネル面積である。
トランジスタＴ２はトランジスタＴＩＭのターンオフ時
にチャネルを形成するようにＴＩＭと逆相のクロックＸ
ＣＫが加えられており、ＴＩＭからのクロックフィード
スルー電荷を吸収する。
にチャネルを形成するようにＴＩＭと逆相のクロックＸ
ＣＫが加えられており、ＴＩＭからのクロックフィード
スルー電荷を吸収する。
Ｎ８は信号源の電源、Ｃは負荷としてのホールド容置で
、全体としてサンプルアンドホールド回路を構成してい
る。
、全体としてサンプルアンドホールド回路を構成してい
る。
第１図の構成では、クロック遅延回路のためトランジス
タＴＩＭはＴｓｓに先立ってターンオフする。
タＴＩＭはＴｓｓに先立ってターンオフする。
従って端子Ｏ側にはトランジスタＴｉｌ＋のターンオフ
時のクロックフィードスルーは伝わらない。また、トラ
ンジスタ１１Ｍターンオフ直後にトランジスタＴ１ｇが
ターンオフするため、トランジスタＴＩＭのソース・ド
レイン間電圧はＴＩＭのターンオフ時のそれ（はぼ０）
からあまシ変化しな類。
時のクロックフィードスルーは伝わらない。また、トラ
ンジスタ１１Ｍターンオフ直後にトランジスタＴ１ｇが
ターンオフするため、トランジスタＴＩＭのソース・ド
レイン間電圧はＴＩＭのターンオフ時のそれ（はぼ０）
からあまシ変化しな類。
このため、トランジスタＴＩＭには耐圧は低いがクロッ
クフィードスルーの小さな短チャネル長。
クフィードスルーの小さな短チャネル長。
小チャネル幅のトランジスタが使用可能で、Ｔ１８には
、クロックフィードスルーは大きいが、耐圧の高い長チ
ャネル長、大チャネル＠（オン抵抗を小さくするため）
のトランジスタが使用可能で、この組み合わせにより高
耐圧且つクロックフィードスルーの小さな又、オン抵抗
の高くないアナログスイッチ回路が実現できる。
、クロックフィードスルーは大きいが、耐圧の高い長チ
ャネル長、大チャネル＠（オン抵抗を小さくするため）
のトランジスタが使用可能で、この組み合わせにより高
耐圧且つクロックフィードスルーの小さな又、オン抵抗
の高くないアナログスイッチ回路が実現できる。
この信号源Ｎａとホールド容ｔｃを除いたスイ、チ本体
部分の他の実施例をｆＸ３図〜第５図に示す０ 第３図の第２実施例は、第１図の第１実施例に対してト
ランジスタＴ３．Ｔ４を追加したものであり、これらは
、トランジスタＴＩＭから見た左右の回路の対称性を改
善するものである。トランジスタＴ、とＴ、は等しく、
トランジスタＴｕとＴ４が等しい。トランジスタＴ４か
らのクロックフィードスルーが生じないようにトランジ
スタＴ４は常にオンとなっている。トランジスタＴＩＭ
のターンオフ時にはトランジスタＴ１ｇもオン状態であ
るため、これでも回路の対称性は保たれる。
部分の他の実施例をｆＸ３図〜第５図に示す０ 第３図の第２実施例は、第１図の第１実施例に対してト
ランジスタＴ３．Ｔ４を追加したものであり、これらは
、トランジスタＴＩＭから見た左右の回路の対称性を改
善するものである。トランジスタＴ、とＴ、は等しく、
トランジスタＴｕとＴ４が等しい。トランジスタＴ４か
らのクロックフィードスルーが生じないようにトランジ
スタＴ４は常にオンとなっている。トランジスタＴＩＭ
のターンオフ時にはトランジスタＴ１ｇもオン状態であ
るため、これでも回路の対称性は保たれる。
第４図の第３実施例は、第２実施例のトランジスタＴｔ
ｓ＋Ｔ＋の極性をＮチャネルからＰチャネルへ変えたも
のである。各トランジスタの役割は第２実施例と同じで
ある。
ｓ＋Ｔ＋の極性をＮチャネルからＰチャネルへ変えたも
のである。各トランジスタの役割は第２実施例と同じで
ある。
第５図の第４実施例は、第２実施例においてトランジス
タＴｌ１ｌ ＋ ＴＩＭ ＊ Ｔｓを接続する矢印で示
す信号線の電位を、Ｔ ｓｗ ｒ Ｔ ＩＩ＋のオフ時
（クロックＣＫがローレベルのとき）Ｋ接地電位に固定
するトランジスタＴ、を追加することにより、同信号線
の電位が７０−ティングとなるのを防ぎ、トランジスタ
ＴＩＭに耐圧以上の電圧がかからないことを確実にする
。トランジスタＴ６はＴ！と対称に追加されたトランジ
スタである。この例の場合端子０の電位は常に接地電位
近傍であることが要求される。つまりトランジスタＴＩ
Ｍの両端の電位が接地電位であることが要求される。
タＴｌ１ｌ ＋ ＴＩＭ ＊ Ｔｓを接続する矢印で示
す信号線の電位を、Ｔ ｓｗ ｒ Ｔ ＩＩ＋のオフ時
（クロックＣＫがローレベルのとき）Ｋ接地電位に固定
するトランジスタＴ、を追加することにより、同信号線
の電位が７０−ティングとなるのを防ぎ、トランジスタ
ＴＩＭに耐圧以上の電圧がかからないことを確実にする
。トランジスタＴ６はＴ！と対称に追加されたトランジ
スタである。この例の場合端子０の電位は常に接地電位
近傍であることが要求される。つまりトランジスタＴＩ
Ｍの両端の電位が接地電位であることが要求される。
第６，７図は第１．３．４．５図に示した本発明の一実
施例の応用例を示す図である。第６図は第１実Ｍ例で述
べたサンプル・アンド働ホールド回路であり、■端子に
信号電圧源を接続し、クロックＣＫにより上述の実施例
で構成されたスイッチのオン。
施例の応用例を示す図である。第６図は第１実Ｍ例で述
べたサンプル・アンド働ホールド回路であり、■端子に
信号電圧源を接続し、クロックＣＫにより上述の実施例
で構成されたスイッチのオン。
オフの制御をする。容量Ｃには、スイッチオン時に信号
電圧が現われ、スイッチターンオフ時にはその時の信号
電圧が次のスイッチオンまで保持される。
電圧が現われ、スイッチターンオフ時にはその時の信号
電圧が次のスイッチオンまで保持される。
第７図はオフセットキャンセル付コンパレータ回路への
応用でスイッチＳＡが前述の実施例で構成されている。
応用でスイッチＳＡが前述の実施例で構成されている。
比較する２つの電圧Ｖｉｓとｖｌ−はスイッチＳＷ（こ
れは低クロツクフィードスルーの必要はない）で切替え
られて容ｔｃに印加される０ この回路の動作は、まず５Ｗ＝１側、ＳＡをオンとして
容債ＣにＶｉｔとオペアンプ（コンパレータ）のオフセ
ット電圧を充電する。この後、ＳＡをターンオフします
が、この時ＳＡにクロックフィードスルーがなければ、
Ｖｗ、Ｏ端子電圧は変動しない。更にこの後ＳＷを切替
えてＶｔＳをＣＫ接続するとＶＭの電圧はＭｉ２−Ｖｂ
だけ上昇し、それがオペアンプ（コンパレータ）で判定
されて出力されます。つまりＶｌｚ＞ＶｉｌではＱ（Ｏ
Ｖ、Ｖｉｔ＜ＶＩｌではＯ＞ＯＶとなります。このコン
パレータ回路でのオフセットは、ＳＡター／オフ時に発
生するクロックフィードスルーがＣに注入されることに
よって生じる。
れは低クロツクフィードスルーの必要はない）で切替え
られて容ｔｃに印加される０ この回路の動作は、まず５Ｗ＝１側、ＳＡをオンとして
容債ＣにＶｉｔとオペアンプ（コンパレータ）のオフセ
ット電圧を充電する。この後、ＳＡをターンオフします
が、この時ＳＡにクロックフィードスルーがなければ、
Ｖｗ、Ｏ端子電圧は変動しない。更にこの後ＳＷを切替
えてＶｔＳをＣＫ接続するとＶＭの電圧はＭｉ２−Ｖｂ
だけ上昇し、それがオペアンプ（コンパレータ）で判定
されて出力されます。つまりＶｌｚ＞ＶｉｌではＱ（Ｏ
Ｖ、Ｖｉｔ＜ＶＩｌではＯ＞ＯＶとなります。このコン
パレータ回路でのオフセットは、ＳＡター／オフ時に発
生するクロックフィードスルーがＣに注入されることに
よって生じる。
以上説明した様に１本発明によれば、アナログスイッチ
回路が高耐圧、低クロツクフィードスルー、低ｏｒ抵抗
となる効果を奏し、アナログスイッチ回路で高速Φ高精
度なアナログ信号の取扱いが出来、高速曝高精度なアナ
ログ回路（特にＣＭＯ８集積回路）の性能向上に寄与す
るところが大きい。
回路が高耐圧、低クロツクフィードスルー、低ｏｒ抵抗
となる効果を奏し、アナログスイッチ回路で高速Φ高精
度なアナログ信号の取扱いが出来、高速曝高精度なアナ
ログ回路（特にＣＭＯ８集積回路）の性能向上に寄与す
るところが大きい。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第１実施例に於けるタイミング図、 第３図は本発明の第２実施例の回路図、第４図は本発明
の第３実施例の回路図、哨５図は本発明の第４実施例の
回路図、第６図は本発明の応用例を示す回路図、第７図
は本発明の応用例を示す図であり、（ａ）は回路図、（
ｂ）はタイミング図、 第８図は従来例を説明するための図であり、（ａ）は回
路図、（ｂ）はタイミング図、 第９図Ｈクロンクフィードスルーのメカニズムを説明す
るための図である。 Ｔａｇ 、ＴＩＭ、Ｔｔ 、Ｔｓ 、Ｔ４．Ｔｉ 、Ｔ
ｇ ： ＭＯＳ トランジスタ、 ＣＫ：クロック、 ＸＣＫ ：反転クロック、 ＤＣＫ ：遅延クロック、 Ｎ８；信号源、 Ｉ；入力端、 ０；出力端。 ＣＫ 本発明／１第１矢施４列ｐ凹詮回 Ｙ １ 図 ぢ−ンデル ホールト−すンアル 不忙明／ｌ茅１去矛り材７１にλ令けろタイミシ７゛図
第Ｚ図 Ｃｔ＜ 本発明の第３大とイ列の回汗図 第 ４ 図 本発明め茅４夫」チイ列の同１１閃
の第１実施例に於けるタイミング図、 第３図は本発明の第２実施例の回路図、第４図は本発明
の第３実施例の回路図、哨５図は本発明の第４実施例の
回路図、第６図は本発明の応用例を示す回路図、第７図
は本発明の応用例を示す図であり、（ａ）は回路図、（
ｂ）はタイミング図、 第８図は従来例を説明するための図であり、（ａ）は回
路図、（ｂ）はタイミング図、 第９図Ｈクロンクフィードスルーのメカニズムを説明す
るための図である。 Ｔａｇ 、ＴＩＭ、Ｔｔ 、Ｔｓ 、Ｔ４．Ｔｉ 、Ｔ
ｇ ： ＭＯＳ トランジスタ、 ＣＫ：クロック、 ＸＣＫ ：反転クロック、 ＤＣＫ ：遅延クロック、 Ｎ８；信号源、 Ｉ；入力端、 ０；出力端。 ＣＫ 本発明／１第１矢施４列ｐ凹詮回 Ｙ １ 図 ぢ−ンデル ホールト−すンアル 不忙明／ｌ茅１去矛り材７１にλ令けろタイミシ７゛図
第Ｚ図 Ｃｔ＜ 本発明の第３大とイ列の回汗図 第 ４ 図 本発明め茅４夫」チイ列の同１１閃
Claims (3)
- （１）アナログ信号入力端子と、 アナログ信号出力端子と、 スイッチオン・オフ制御入力端子と、 第１、第２のトランジスタと、 クロック遅延回路とを具備し、 該第１のトランジスタのゲート電極は前記制御入力端子
に接続され、ソース電極は第一のアナログ入出力に接続
され、 該第２のトランジスタのゲート電極は、該クロック遅延
回路の出力に接続され、ソース電極は、第二のアナログ
入出力に接続され、 前記第１及び第２のトランジスタのドレイン電極どうし
が接続され、 前記クロック遅延回路の入力端子は前記制御入力端子に
接続されていることを特徴とするアナログスイッチ回路
。 - （２）前記第１、第２のトランジスタが接合型ＦＥＴで
あることを特徴とする請求項（１）記載のアナログスイ
ッチ回路。 - （３）前記第１、第２のトランジスタがＭＯＳトランジ
スタであることを特徴とする請求項（１）記載のアナロ
グスイッチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133657A JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
| US07/348,913 US5019731A (en) | 1988-05-31 | 1989-05-08 | Analog switch circuit |
| KR1019890007247A KR920004339B1 (ko) | 1988-05-31 | 1989-05-30 | 아날로그 스위치회로 |
| DE89401496T DE68908280T2 (de) | 1988-05-31 | 1989-05-31 | Analogschalter. |
| EP89401496A EP0345156B1 (en) | 1988-05-31 | 1989-05-31 | Analog switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63133657A JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303809A true JPH01303809A (ja) | 1989-12-07 |
| JP2591066B2 JP2591066B2 (ja) | 1997-03-19 |
Family
ID=15109894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63133657A Expired - Fee Related JP2591066B2 (ja) | 1988-05-31 | 1988-05-31 | アナログスイッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5019731A (ja) |
| EP (1) | EP0345156B1 (ja) |
| JP (1) | JP2591066B2 (ja) |
| KR (1) | KR920004339B1 (ja) |
| DE (1) | DE68908280T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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