JPH0468714A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0468714A JPH0468714A JP2178210A JP17821090A JPH0468714A JP H0468714 A JPH0468714 A JP H0468714A JP 2178210 A JP2178210 A JP 2178210A JP 17821090 A JP17821090 A JP 17821090A JP H0468714 A JPH0468714 A JP H0468714A
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- Japan
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- gate
- semiconductor integrated
- potential
- circuit
- integrated circuit
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティック状態でフローティングなゲートが
存在するダイナミック回路を有する半導体集積回路装置
に関するものである。
存在するダイナミック回路を有する半導体集積回路装置
に関するものである。
スタティック状態でフローティングなゲートが存在する
回路を有する半導体集積回路装置、例えばダイナミック
動作を行う論理回路を多数有するマイクロプロセッサな
どの半導体集積回路装置は、スタティックな状態で電源
電流の測定を行う場合、外部ピンよりテストパターンの
信号を印加しチップ全体の各機能モジュールごとのレジ
スタなどに対して初期設定を行い、電源・グランド間の
定常的なリークバスを可能な限りなくすようにデータを
設定する。しかし依然としてスタティック状態での電位
の確定が困難なダイナミック回路も多く存在する。第５
図は半導体集積回路装置の中で用いられている従来の２
相ダイナミックＭＯＳシフトレジスタの構成の一例を示
す。本図においてＱ１〜Ｑ６はＭＯ３Ｉ−ランジスタ、
φ１．φ２はクロック信号、３０は２相ダイナミックＭ
ＯＳシフトレジスタである。このような回路は半導体装
置回路装置の動作周波数の高速化に伴い回路構成が簡単
で、又より高いクロック周波数で動作させることができ
ることからよく使われる。しかしこの回路はクロック信
号が停止しているスタティック状態では、クロック信号
φ１．φ２が共に“０”（ローレベル）となるためトラ
ンジスタＱｌ、Ｑ２がオフとなり、入力端子ＩＮＩから
のデータは入力されず、トランジスタＱ３．Ｑ４のゲー
トが接続されたノード２、Ｑ５．Ｑ６のゲートが接続さ
れたノード３は電気的にフローティング状態となる。そ
のためノード２，３の電位は確定せずトランジスタＱ３
．Ｑ４及びＱ５．Ｑ６はオン又はオフの不安定状態とな
り、そのゲート電位に依存した漏れ電流が発生するなど
の問題があった。
回路を有する半導体集積回路装置、例えばダイナミック
動作を行う論理回路を多数有するマイクロプロセッサな
どの半導体集積回路装置は、スタティックな状態で電源
電流の測定を行う場合、外部ピンよりテストパターンの
信号を印加しチップ全体の各機能モジュールごとのレジ
スタなどに対して初期設定を行い、電源・グランド間の
定常的なリークバスを可能な限りなくすようにデータを
設定する。しかし依然としてスタティック状態での電位
の確定が困難なダイナミック回路も多く存在する。第５
図は半導体集積回路装置の中で用いられている従来の２
相ダイナミックＭＯＳシフトレジスタの構成の一例を示
す。本図においてＱ１〜Ｑ６はＭＯ３Ｉ−ランジスタ、
φ１．φ２はクロック信号、３０は２相ダイナミックＭ
ＯＳシフトレジスタである。このような回路は半導体装
置回路装置の動作周波数の高速化に伴い回路構成が簡単
で、又より高いクロック周波数で動作させることができ
ることからよく使われる。しかしこの回路はクロック信
号が停止しているスタティック状態では、クロック信号
φ１．φ２が共に“０”（ローレベル）となるためトラ
ンジスタＱｌ、Ｑ２がオフとなり、入力端子ＩＮＩから
のデータは入力されず、トランジスタＱ３．Ｑ４のゲー
トが接続されたノード２、Ｑ５．Ｑ６のゲートが接続さ
れたノード３は電気的にフローティング状態となる。そ
のためノード２，３の電位は確定せずトランジスタＱ３
．Ｑ４及びＱ５．Ｑ６はオン又はオフの不安定状態とな
り、そのゲート電位に依存した漏れ電流が発生するなど
の問題があった。
半導体集積回路装置のスタティックな状態での動作電流
を測定する場合、レジスタの初期設定等により所望のデ
ータをラッチ回路等に書き込み電源・グランド間の定常
的な漏れ電流のリークパスをできるだけなくすようにす
るが、リークを完全になくすには所望のデータ設定を行
うためのテストパターンの作成が非常に困難であり、且
つかなりの手間を必要とする。
を測定する場合、レジスタの初期設定等により所望のデ
ータをラッチ回路等に書き込み電源・グランド間の定常
的な漏れ電流のリークパスをできるだけなくすようにす
るが、リークを完全になくすには所望のデータ設定を行
うためのテストパターンの作成が非常に困難であり、且
つかなりの手間を必要とする。
更にスタティック状態でフローティングゲートが発生す
るダイナミック回路が半導体集積回路装置内に存在する
場合には、スタティックな電源電流を測定しても不安定
で且つ再現性のないものとなる。上述のように、外部ピ
ンからいかなるテストパターンを印加してもスタティッ
ク状態でのそのゲートフローティングは回避できないた
め、そのような回路が多数半導体集積回路装置内に存在
すると、それらの電流の総和としては場合によって大電
流となりチップの電源電圧の低下をひきおこす等の問題
も発生していた。従って正確な電源電流の測定値を得る
ことや一時的な大電流による電源電圧の低下を解決する
ことが望まれている。
るダイナミック回路が半導体集積回路装置内に存在する
場合には、スタティックな電源電流を測定しても不安定
で且つ再現性のないものとなる。上述のように、外部ピ
ンからいかなるテストパターンを印加してもスタティッ
ク状態でのそのゲートフローティングは回避できないた
め、そのような回路が多数半導体集積回路装置内に存在
すると、それらの電流の総和としては場合によって大電
流となりチップの電源電圧の低下をひきおこす等の問題
も発生していた。従って正確な電源電流の測定値を得る
ことや一時的な大電流による電源電圧の低下を解決する
ことが望まれている。
このためゲート電位を確定するようにフィードバックラ
ッチ回路を付加しスタティック回路に変更することが考
えられるが、広いゲート面積を必要とし、更にはダイナ
ミック回路としての高速度動作のメリットが生かされな
い等の問題が生ずる。
ッチ回路を付加しスタティック回路に変更することが考
えられるが、広いゲート面積を必要とし、更にはダイナ
ミック回路としての高速度動作のメリットが生かされな
い等の問題が生ずる。
本発明はこのような従来の集積回路装置の問題点に鑑み
てなされたものであって、ダイナミック回路のスタティ
ック状態でゲートが接続されたノードの電位をスイッチ
回路によって確定できるようにすることを技術的課題と
する。
てなされたものであって、ダイナミック回路のスタティ
ック状態でゲートが接続されたノードの電位をスイッチ
回路によって確定できるようにすることを技術的課題と
する。
本発明はスタティック状態で電位が確定しないフローテ
ィングなゲートが存在するダイナミック回路を有する半
導体集積回路装置であって、ゲートと電源間及びゲート
とグランド間の一方に、ダイナミック回路に入力されて
いるクロック信号によって動作するスイッチ回路を具備
し、スタティック状態時にゲートの電位を所定の電位レ
ベルムこ確定させるようにしたことを特徴とするもので
ある。
ィングなゲートが存在するダイナミック回路を有する半
導体集積回路装置であって、ゲートと電源間及びゲート
とグランド間の一方に、ダイナミック回路に入力されて
いるクロック信号によって動作するスイッチ回路を具備
し、スタティック状態時にゲートの電位を所定の電位レ
ベルムこ確定させるようにしたことを特徴とするもので
ある。
このような特徴を有する本発明によれば、ダイナミック
回路を多数有するマイクロプロセッサ等の半導体集積回
路装置において、そのダイナミック回路に入力されてい
るクロック信号を用いてスイッチ回路を動作させ、この
スイッチ回路によってノードの電位をフローティング状
態から所定の電位状態に確定させるようにしている。
回路を多数有するマイクロプロセッサ等の半導体集積回
路装置において、そのダイナミック回路に入力されてい
るクロック信号を用いてスイッチ回路を動作させ、この
スイッチ回路によってノードの電位をフローティング状
態から所定の電位状態に確定させるようにしている。
第１図は本発明の第１の実施例を示す２相ダイナミック
ＭＯＳシフトレジジスタの構成を示す回路図である。本
図ムこおいて、図中のＱ１〜Ｑ６は２相ダイナミックＭ
ＯＳシフトレジジスタ】Ｏの１ビツトの基本構成の要素
となるＭＯＳトランジスタである。φ１．φ２はダイナ
ミック回路に入力される２相りロック信号、ＩＮＩは入
力端子、そして２．３はトランジスタＱ３とＱ４及びＱ
５゜Ｑ６のゲートが共通接続されたノード、０ｔＪＴ４
はその出力端子である。
ＭＯＳシフトレジジスタの構成を示す回路図である。本
図ムこおいて、図中のＱ１〜Ｑ６は２相ダイナミックＭ
ＯＳシフトレジジスタ】Ｏの１ビツトの基本構成の要素
となるＭＯＳトランジスタである。φ１．φ２はダイナ
ミック回路に入力される２相りロック信号、ＩＮＩは入
力端子、そして２．３はトランジスタＱ３とＱ４及びＱ
５゜Ｑ６のゲートが共通接続されたノード、０ｔＪＴ４
はその出力端子である。
さて本実施例ではゲートが夫々２相クロック信号源φ１
．φ２に接続されドレインが電源端に、ソースが夫々ノ
ード２，３に接続されたスイッチ回路を構成するスイッ
チング用のＭＯＳ）ランジスタＱ７．ＱＢが接続されて
いる。
．φ２に接続されドレインが電源端に、ソースが夫々ノ
ード２，３に接続されたスイッチ回路を構成するスイッ
チング用のＭＯＳ）ランジスタＱ７．ＱＢが接続されて
いる。
通常スタティック状態ではクロック信号φ１、φ２の電
位は“０“（ロー）レベルである。トランジスタＱ７．
Ｑ８がない場合には従来例と同じくトランジスタＱｌ、
Ｑ２がオフ状態になるため、電気的にドライブされずフ
ローティング状態となる。しかし本実施例ではトランジ
スタＱ７．Ｑ８を加えている。従ってスタティック状態
において、クロック信号φ１．φ２の電位が“°０“（
ロー）レベルではトランジスタＱ７．Ｑ８はオン状態と
なるため、ノード２，３は“１゛（ハイ）の電位に設定
される。従ってスタティック状態においてゲートフロー
ティングをなくしゲートの電位を一定に保つことができ
る。
位は“０“（ロー）レベルである。トランジスタＱ７．
Ｑ８がない場合には従来例と同じくトランジスタＱｌ、
Ｑ２がオフ状態になるため、電気的にドライブされずフ
ローティング状態となる。しかし本実施例ではトランジ
スタＱ７．Ｑ８を加えている。従ってスタティック状態
において、クロック信号φ１．φ２の電位が“°０“（
ロー）レベルではトランジスタＱ７．Ｑ８はオン状態と
なるため、ノード２，３は“１゛（ハイ）の電位に設定
される。従ってスタティック状態においてゲートフロー
ティングをなくしゲートの電位を一定に保つことができ
る。
第２図は本実施例におけるダイナミック動作時の各部の
波形を示すもので、第１図を参照しながら説明を行う。
波形を示すもので、第１図を参照しながら説明を行う。
第２図においてｎ−１，ｎ、ｎ＋１はサイクルの番号、
φ１．φ２．ＩＮＩ及びノード２は夫々の電位波形であ
る。各クロック信号のハイレベルの期間をＴＩ、 ロ
ーレベルの期間をＴ２とする。レベルＬ１はトランジス
タＱ３．Ｑ４から構成されるインバータの入力スイッチ
ングレベルである。さてサイクルｎにおいて期間ＴＩに
データ″０″が書き込まれたものとすると、期間Ｔ２に
はφｌがローレベルのためトランジスタＱ１がオフ、Ｑ
７がオンとなる。従ってノード２の電位はハイ（ＶＤＤ
）レベルに向かって充電され、サイクルｎ＋１への変化
時点で最高の電位レベルＬ２に達する。このレベルＬ２
を期間Ｔ２を考慮してレベルＬ１に対して十分に低い電
位となるようにトランジスタＱ７のサイズは設計されて
いる。また、Ｑ８のトランジスタサイズについても同様
に最適化され設計されている。こうすればダイナミック
回路として正常且つ高速な動作を保証し、しかもスタテ
ィック状態においてハイ（ＶＤＤ）レベルにノード２．
３の電位が確定され、ゲートフローティングな状態を回
避できるようにしている。
φ１．φ２．ＩＮＩ及びノード２は夫々の電位波形であ
る。各クロック信号のハイレベルの期間をＴＩ、 ロ
ーレベルの期間をＴ２とする。レベルＬ１はトランジス
タＱ３．Ｑ４から構成されるインバータの入力スイッチ
ングレベルである。さてサイクルｎにおいて期間ＴＩに
データ″０″が書き込まれたものとすると、期間Ｔ２に
はφｌがローレベルのためトランジスタＱ１がオフ、Ｑ
７がオンとなる。従ってノード２の電位はハイ（ＶＤＤ
）レベルに向かって充電され、サイクルｎ＋１への変化
時点で最高の電位レベルＬ２に達する。このレベルＬ２
を期間Ｔ２を考慮してレベルＬ１に対して十分に低い電
位となるようにトランジスタＱ７のサイズは設計されて
いる。また、Ｑ８のトランジスタサイズについても同様
に最適化され設計されている。こうすればダイナミック
回路として正常且つ高速な動作を保証し、しかもスタテ
ィック状態においてハイ（ＶＤＤ）レベルにノード２．
３の電位が確定され、ゲートフローティングな状態を回
避できるようにしている。
第３図は本発明の第２の実施例を示す２相ダイナミック
ＭＯＳシフトレジジスタの構成を示す回路図である。本
図において前述した第１実施例と同一部分は同一符号を
付して詳細な説明を省略する。さて本実施例では２相り
ロック信号φ１．φ２が与えられるＭＯＳトランジスタ
Ｑ１．Ｑ２のゲートを入力とするノア回路２１を有して
いる。
ＭＯＳシフトレジジスタの構成を示す回路図である。本
図において前述した第１実施例と同一部分は同一符号を
付して詳細な説明を省略する。さて本実施例では２相り
ロック信号φ１．φ２が与えられるＭＯＳトランジスタ
Ｑ１．Ｑ２のゲートを入力とするノア回路２１を有して
いる。
ノア回路２１はＭＯＳ）ランジスタＱ９〜Ｑ１２によっ
て構成されており、その出力は２つのスイッチ回路を構
成するスイッチング用のＭＯ５Ｉ−ランジスタＱ１３及
びＱ１４に与えられる。トランジスタＱ１３．Ｑ１４は
夫々ドレインがノード２゜３に接続されソースが接地さ
れて構成される。さて通常スタティック状態ではクロッ
ク信号φ１゜φ２の電位は“０パ （ロー）レベルであ
り、ノア回路ｌＯの出力が“１”となる。従ってトラン
ジスタＱ１３．Ｑ１４はオンとなってノード２．３は接
地電位となる。従って極めて簡単な回路構成でスタティ
ック状態でのゲートフローティングを回避し、ノードの
電位を一定に保つことができる。
て構成されており、その出力は２つのスイッチ回路を構
成するスイッチング用のＭＯ５Ｉ−ランジスタＱ１３及
びＱ１４に与えられる。トランジスタＱ１３．Ｑ１４は
夫々ドレインがノード２゜３に接続されソースが接地さ
れて構成される。さて通常スタティック状態ではクロッ
ク信号φ１゜φ２の電位は“０パ （ロー）レベルであ
り、ノア回路ｌＯの出力が“１”となる。従ってトラン
ジスタＱ１３．Ｑ１４はオンとなってノード２．３は接
地電位となる。従って極めて簡単な回路構成でスタティ
ック状態でのゲートフローティングを回避し、ノードの
電位を一定に保つことができる。
第４図は第２実施例の２相ダイナミックＭＯＳシフトレ
ジジスタの動作時における各部の電位波形を示すもので
ある。本図において図中のｎ−１゜ｎ、ｎ＋１はサイク
ルの番号、φ１．φ２．ＩＮ１及びノード２は夫々の電
位波形である。各クロック信号のハイレベルの期間をＴ
１、ローレベルの期間をＴ２、クロック信号φ１．φ２
が共にローレベルのそれぞれの期間をＴ３．Ｔ４とす２
る。
ジジスタの動作時における各部の電位波形を示すもので
ある。本図において図中のｎ−１゜ｎ、ｎ＋１はサイク
ルの番号、φ１．φ２．ＩＮ１及びノード２は夫々の電
位波形である。各クロック信号のハイレベルの期間をＴ
１、ローレベルの期間をＴ２、クロック信号φ１．φ２
が共にローレベルのそれぞれの期間をＴ３．Ｔ４とす２
る。
レベルＬ１はトランジスタＱ３．Ｑ４から構成されるイ
ンバータの入力スイッチングレベルである。
ンバータの入力スイッチングレベルである。
さてサイクルｎにおいて期間Ｔ１にデータ“１”（ハイ
）が書き込まれたものとすると、期間Ｔ２の中でクロッ
ク信号φ１及びφ２が共にローレベルの期間Ｔ３又はＴ
４においてトランジスタＱ１３がオンとなることにより
ノード２の電位がロー（ＶＳＳ）レベルに向かって放電
され、サイクルｎ＋１への変化時点で最低の電位レベル
Ｌ３に達する。このレベルＬ３を期間Ｔ３を考慮してレ
ベルＬ１に対して十分に高い電位となるように、トラン
ジスタＱ１３のサイズは設計されている。
）が書き込まれたものとすると、期間Ｔ２の中でクロッ
ク信号φ１及びφ２が共にローレベルの期間Ｔ３又はＴ
４においてトランジスタＱ１３がオンとなることにより
ノード２の電位がロー（ＶＳＳ）レベルに向かって放電
され、サイクルｎ＋１への変化時点で最低の電位レベル
Ｌ３に達する。このレベルＬ３を期間Ｔ３を考慮してレ
ベルＬ１に対して十分に高い電位となるように、トラン
ジスタＱ１３のサイズは設計されている。
更にトランジスタＱ１４のサイズについても同様に最適
化され設計されている。従ってダイナミック回路として
正常且つ高速な動作を保証し、しかもスタティック状態
においてロー（ＧＮＤ）レベルにノード２，３の電位が
確定され、ゲートフローティングな状態を回避できるよ
うにしている。
化され設計されている。従ってダイナミック回路として
正常且つ高速な動作を保証し、しかもスタティック状態
においてロー（ＧＮＤ）レベルにノード２，３の電位が
確定され、ゲートフローティングな状態を回避できるよ
うにしている。
尚上述した各実施例は本発明の機能を実現する構成の一
例であり、同一の機能を有する他の回路構成及びＭＯ３
）ランジスタにより実現してもよいことはいうまでもな
い。更に第１．２実施例におけるノード２，３の電位は
“０” （ロー）又は“ｌ” （ハイ）のどちらかの所
望の電位に設定してよい。
例であり、同一の機能を有する他の回路構成及びＭＯ３
）ランジスタにより実現してもよいことはいうまでもな
い。更に第１．２実施例におけるノード２，３の電位は
“０” （ロー）又は“ｌ” （ハイ）のどちらかの所
望の電位に設定してよい。
以上詳細に説明したように本発明によれば、スタティッ
クな状態でゲートフローティングなダイナミック回路を
有する半導体集積回路装置において、クロック信号を用
い簡単且つ小規模な回路を付加することにより、容易に
そのスタティック状態でフローティングなゲートを回避
しその電源電流を安定且つ再現性よく測定することがで
きる。
クな状態でゲートフローティングなダイナミック回路を
有する半導体集積回路装置において、クロック信号を用
い簡単且つ小規模な回路を付加することにより、容易に
そのスタティック状態でフローティングなゲートを回避
しその電源電流を安定且つ再現性よく測定することがで
きる。
又半導体集積回路装置に電源を印加した直後や、クロッ
クが停止しスタティック状態になった直後の大電流によ
るチップの電源電圧の低下も本発明により容易に防止す
ることができる。更にダイナミック回路としての回路構
成の簡単さ及び動作の高速性を損うことなく、ゲート面
積の増大を極力抑えた回路構成で実現できるという効果
が得られる。
クが停止しスタティック状態になった直後の大電流によ
るチップの電源電圧の低下も本発明により容易に防止す
ることができる。更にダイナミック回路としての回路構
成の簡単さ及び動作の高速性を損うことなく、ゲート面
積の増大を極力抑えた回路構成で実現できるという効果
が得られる。
第１図は本発明の第１の実施例を示すダイナミック回路
の構成図、第２図と本実施例を示すダイナミック回路に
おける信号波形を示すタイムチャート、第３図は本発明
の第２の実施例を示すダイナミック回路の構成図、第４
図は本発明の第２の実施例を示すダイナミック回路にお
ける信号波形を示すタイムチャート、第５図は従来のダ
イナミック回路の構成図を示すものである。 １０．２０−・−ダイナミック回路、 ２．３−−−
−・ノード、 ２１・−・−ノア回路、 φ１．φ
２−−−一・クロック信号、 Ｑ １−Ｑ １４−−−
−ＭＯＳ ｌ−ランジスタ、 ｎ １．ｎ、ｎ＋１−
・−・サイクル番号第１図 第２図 ２．３〜−一−−・−・１−ド １０・−−−−−−−−−ＭＯＳシフ計レレしりＱ７．
ＱＢ−−−−−−ｘイ、今ｍＭＯ３ｈラソリス５第 図 第 図
の構成図、第２図と本実施例を示すダイナミック回路に
おける信号波形を示すタイムチャート、第３図は本発明
の第２の実施例を示すダイナミック回路の構成図、第４
図は本発明の第２の実施例を示すダイナミック回路にお
ける信号波形を示すタイムチャート、第５図は従来のダ
イナミック回路の構成図を示すものである。 １０．２０−・−ダイナミック回路、 ２．３−−−
−・ノード、 ２１・−・−ノア回路、 φ１．φ
２−−−一・クロック信号、 Ｑ １−Ｑ １４−−−
−ＭＯＳ ｌ−ランジスタ、 ｎ １．ｎ、ｎ＋１−
・−・サイクル番号第１図 第２図 ２．３〜−一−−・−・１−ド １０・−−−−−−−−−ＭＯＳシフ計レレしりＱ７．
ＱＢ−−−−−−ｘイ、今ｍＭＯ３ｈラソリス５第 図 第 図
Claims (2)
- （１）スタティック状態で電位が確定しないフローティ
ングなゲートが存在するダイナミック回路を有する半導
体集積回路装置において、前記ゲートと電源間及び前記
ゲートとグランド間の一方に、前記ダイナミック回路に
入力されているクロック信号によって動作するスイッチ
回路を具備し、スタティック状態時に前記ゲートの電位
を所定の電位レベルに確定させるようにしたことを特徴
とする半導体集積回路装置。 - （２）前記クロック信号は、前記半導体集積回路装置に
入力されている外部クロックに同期するものであること
を特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178210A JPH0468714A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
| US08/183,799 US5412334A (en) | 1990-07-04 | 1994-01-21 | Semiconductor integrated circuit device having dynamic circuits with floating gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178210A JPH0468714A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468714A true JPH0468714A (ja) | 1992-03-04 |
Family
ID=16044508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178210A Pending JPH0468714A (ja) | 1990-07-04 | 1990-07-04 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412334A (ja) |
| JP (1) | JPH0468714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899101B2 (en) | 2014-03-19 | 2018-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701136A (en) * | 1995-03-06 | 1997-12-23 | Thomson Consumer Electronics S.A. | Liquid crystal display driver with threshold voltage drift compensation |
| KR100658269B1 (ko) * | 2005-09-20 | 2006-12-14 | 삼성에스디아이 주식회사 | 주사 구동회로와 이를 이용한 유기 전계발광 장치 |
| JP6874997B2 (ja) * | 2018-01-16 | 2021-05-19 | 株式会社Ｊｏｌｅｄ | 転送回路、シフトレジスタ、ゲートドライバ、表示パネル、およびフレキシブル基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025086B2 (ja) * | 1984-07-30 | 1990-01-31 | Pfizer Hospital Prod |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283092A (ja) * | 1985-06-06 | 1986-12-13 | Mitsubishi Electric Corp | リセツトあるいはセツト付記憶回路を有した半導体集積回路 |
| JPH01227523A (ja) * | 1988-03-07 | 1989-09-11 | Oki Electric Ind Co Ltd | 電流スイッチ回路 |
| JP2591066B2 (ja) * | 1988-05-31 | 1997-03-19 | 富士通株式会社 | アナログスイッチ回路 |
-
1990
- 1990-07-04 JP JP2178210A patent/JPH0468714A/ja active Pending
-
1994
- 1994-01-21 US US08/183,799 patent/US5412334A/en not_active Expired - Lifetime
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9899101B2 (en) | 2014-03-19 | 2018-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5412334A (en) | 1995-05-02 |
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