JPH01303826A - 多重化ハイウェイバスにおけるデジタル信号送信回路 - Google Patents
多重化ハイウェイバスにおけるデジタル信号送信回路Info
- Publication number
- JPH01303826A JPH01303826A JP63134170A JP13417088A JPH01303826A JP H01303826 A JPH01303826 A JP H01303826A JP 63134170 A JP63134170 A JP 63134170A JP 13417088 A JP13417088 A JP 13417088A JP H01303826 A JPH01303826 A JP H01303826A
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- JP
- Japan
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- highway bus
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- digital signal
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- bus
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- 230000008054 signal transmission Effects 0.000 title claims description 10
- 238000012544 monitoring process Methods 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル信号送信回路に関し、特に多重化され
たデジタル信号を送信するハイウェイバス上のチャネル
間信号の衝突防止回路に関する。
たデジタル信号を送信するハイウェイバス上のチャネル
間信号の衝突防止回路に関する。
従来、この種のデジタル信号送信回路は、第２図に示す
構成となっていた。第３図に示す入ハイウエイバス＃１
〜＃ｎのうちの何れかのハイウェイバスを抜きだしたも
のが第２図である。第２図のデジタル信号送信回路は、
入ハイウエイバス２００上にトライステートゲート２１
ｎ’ｉ介してデータ■を送信完了後にトライステートゲ
ート２１０を介してデータ■を送信するような構成とな
っている。
構成となっていた。第３図に示す入ハイウエイバス＃１
〜＃ｎのうちの何れかのハイウェイバスを抜きだしたも
のが第２図である。第２図のデジタル信号送信回路は、
入ハイウエイバス２００上にトライステートゲート２１
ｎ’ｉ介してデータ■を送信完了後にトライステートゲ
ート２１０を介してデータ■を送信するような構成とな
っている。
第２図に示した従来のデジタル信号送信回路は入ハイウ
エイバス２００上にトライステートゲート２１ｎを介し
てデータ■送信完了後に、トライステートゲート２１ｏ
を介してデータ■を送信する構成となっている。そこで
、この従来回路では、素子のバラツキ等によりまだトラ
イステートゲート２１ｎの送信が完全に完了していない
状態で、トライステートゲート２１０からデータ■が出
力され、たとえばドライステートゲ−） ２１ｎの出力
であるデータ■のＬＳＢデータがロウレベルであってト
ライステートゲート２１０の出力であるデータ■のＭＳ
Ｂデータがノ・イレベルであるとすると、トライステー
トゲート２１０の出力からトライステートゲート２１ｎ
の出力へ短絡電流が流れ、入ハイウエイバス２００上に
異常電流が流れ異常電圧を発生させ、最悪の場合にはド
ライステートゲ−）２１０．２Ｉｎが破壊されるという
問題がある。
エイバス２００上にトライステートゲート２１ｎを介し
てデータ■送信完了後に、トライステートゲート２１ｏ
を介してデータ■を送信する構成となっている。そこで
、この従来回路では、素子のバラツキ等によりまだトラ
イステートゲート２１ｎの送信が完全に完了していない
状態で、トライステートゲート２１０からデータ■が出
力され、たとえばドライステートゲ−） ２１ｎの出力
であるデータ■のＬＳＢデータがロウレベルであってト
ライステートゲート２１０の出力であるデータ■のＭＳ
Ｂデータがノ・イレベルであるとすると、トライステー
トゲート２１０の出力からトライステートゲート２１ｎ
の出力へ短絡電流が流れ、入ハイウエイバス２００上に
異常電流が流れ異常電圧を発生させ、最悪の場合にはド
ライステートゲ−）２１０．２Ｉｎが破壊されるという
問題がある。
もっとも、この短絡時間が短くまた入ノ・イタエイパス
２００上の信号速度、換言すれば信号のノ（ルス幅が短
い場合には、トライステートゲート素子の電気的耐力に
より破壊に致ることはなかったし、また短絡時間後の安
定波形をデータとして使用できるに充分なパルス幅をと
ることが可能であることから大きな問題とはならなかっ
た。
２００上の信号速度、換言すれば信号のノ（ルス幅が短
い場合には、トライステートゲート素子の電気的耐力に
より破壊に致ることはなかったし、また短絡時間後の安
定波形をデータとして使用できるに充分なパルス幅をと
ることが可能であることから大きな問題とはならなかっ
た。
しかし、信号速度の高速化に伴い信号のパルス幅が短く
なるにつれ、トライステートゲートは大電力（大電流）
のものとなり、この短絡時間に大電流が流れるから素子
（トライステートゲート）の破壊が避は難くなるし、短
絡時間後の安定波形をデータとして使用できるほどの充
分なパルス幅が確保できずに正常なデータ転送が不可能
となる等の問題点がある。
なるにつれ、トライステートゲートは大電力（大電流）
のものとなり、この短絡時間に大電流が流れるから素子
（トライステートゲート）の破壊が避は難くなるし、短
絡時間後の安定波形をデータとして使用できるほどの充
分なパルス幅が確保できずに正常なデータ転送が不可能
となる等の問題点がある。
前述の課題を解決するために本発明が提供する手段は、
多重化されたハイウェイバスにデジタル信号を送信する
回路であって、前記ノ・イウェイパスに所定の電圧を印
加する手段と、選択されたチャネルの電位を変化させる
手段と、前記ハイウェイバスの電位を監視する手段と、
前記ハイウェイバスにデジタル信号を出力する手段とを
備え、前記ハイウェイバスの電位が設定電位範囲内であ
ることが前記電位監視手段により検出されたときに前記
出力手段は該デジタル信号の送出を開始することを特徴
とする。
多重化されたハイウェイバスにデジタル信号を送信する
回路であって、前記ノ・イウェイパスに所定の電圧を印
加する手段と、選択されたチャネルの電位を変化させる
手段と、前記ハイウェイバスの電位を監視する手段と、
前記ハイウェイバスにデジタル信号を出力する手段とを
備え、前記ハイウェイバスの電位が設定電位範囲内であ
ることが前記電位監視手段により検出されたときに前記
出力手段は該デジタル信号の送出を開始することを特徴
とする。
次に本発明につき図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第３図の入ハイウエトバス＃１〜＃ｎのうちの何れかの
ハイウェイバスを抜きだしたものが第１図である。ここ
で１００は入ノ・イウェイバスであシ、このハイウェイ
バス上にＰＣＭ信号等が多重化され送信される。
ハイウェイバスを抜きだしたものが第１図である。ここ
で１００は入ノ・イウェイバスであシ、このハイウェイ
バス上にＰＣＭ信号等が多重化され送信される。
入ハイウエイバス１００に信号が到来していない状態（
全てのチャネルを構成する１６０〜１６ｎのトライステ
ートゲートはハイインピーダンス状態）であるときは入
ハイウエイバス１００の電位が電源電圧（＋５Ｖ）の１
／２となるように抵抗１２０．１２１の値が選択しであ
る。
全てのチャネルを構成する１６０〜１６ｎのトライステ
ートゲートはハイインピーダンス状態）であるときは入
ハイウエイバス１００の電位が電源電圧（＋５Ｖ）の１
／２となるように抵抗１２０．１２１の値が選択しであ
る。
この人ハイウェイパス１００の電圧監視用のコンパレー
タ１４０，１４１の入力は抵抗１１０を介して接続され
ており、入ハイウエイバス１００に信号が到来していな
い状態においてはトライステートゲート１６０はハイイ
ンピーダンス状態にある。トライステートゲート１６０
を介してデジタル信号（データ■）を入ハイウエイバス
１００上に出力するにあたり、それ以前の割当てタイミ
ングでトライステートゲート１６ｎがデジタル信号（デ
ータ■）を送信中であって、その電圧がロウレベルであ
るとすると、抵抗１１ｎを介してトライステートゲート
１６ｎに電流が流れるから、コンパレータ１４０，１４
１の出力はともにハイレベルとなり、インバータ１５０
の出力はロウレベル。
タ１４０，１４１の入力は抵抗１１０を介して接続され
ており、入ハイウエイバス１００に信号が到来していな
い状態においてはトライステートゲート１６０はハイイ
ンピーダンス状態にある。トライステートゲート１６０
を介してデジタル信号（データ■）を入ハイウエイバス
１００上に出力するにあたり、それ以前の割当てタイミ
ングでトライステートゲート１６ｎがデジタル信号（デ
ータ■）を送信中であって、その電圧がロウレベルであ
るとすると、抵抗１１ｎを介してトライステートゲート
１６ｎに電流が流れるから、コンパレータ１４０，１４
１の出力はともにハイレベルとなり、インバータ１５０
の出力はロウレベル。
アンドゲート１５１の出力はロウレベルとなる。
従って、この状態において、トライステートゲート１６
０に信号送出パルスがハイレベルでアンドゲート１５２
に到来しても、前記１５１の出力を入力とするアンドゲ
ート１５２の他方の入力はロウレベルであり、アンドゲ
ート１５２の出力はロウレベルのままとなり、フリップ
７０ツブ１５３の出力もまた、ロウレベルのまま変化せ
ずトライステートゲート１６０の出力もまたハイインピ
ーダンス状態のままとなる。
０に信号送出パルスがハイレベルでアンドゲート１５２
に到来しても、前記１５１の出力を入力とするアンドゲ
ート１５２の他方の入力はロウレベルであり、アンドゲ
ート１５２の出力はロウレベルのままとなり、フリップ
７０ツブ１５３の出力もまた、ロウレベルのまま変化せ
ずトライステートゲート１６０の出力もまたハイインピ
ーダンス状態のままとなる。
逆に、トライステートゲート１６ｎの出力がハイレベル
とすると、コンパレータ１４０，１４１（７）出力はと
もにロウレベルとなシ、フリップフロップ１５３の出力
もまたロウレベルのまま変化せず。
とすると、コンパレータ１４０，１４１（７）出力はと
もにロウレベルとなシ、フリップフロップ１５３の出力
もまたロウレベルのまま変化せず。
トライステートゲート１６０の出力もまたハイインピー
ダンス状態のままとなる。
ダンス状態のままとなる。
次いで、データＯの送信の完了でドライステートゲ−）
１６ｎの出力がハイインピーダンスとなると入ハイウエ
イバス１００の電位は電源電圧（＋５Ｖ）の半分のＺ５
Ｖ程度となる。すると、コンパレータ１４０の出カババ
イレベル、コンパレータ１４１の出力はロウレベルとな
うインバータ１５０の出力がハイレベルとなるからアン
トゲ−） １５１．１５２の出力もまたロウレベルから
ノ１イレベルへと変化する。そこで、フリップフロップ
１５３の出力Ｑはハイレベルとなシ、トライステートゲ
ート１６〇−抵抗１１０を介して、入ハイウエイバス１
００上にデータが出力される。
１６ｎの出力がハイインピーダンスとなると入ハイウエ
イバス１００の電位は電源電圧（＋５Ｖ）の半分のＺ５
Ｖ程度となる。すると、コンパレータ１４０の出カババ
イレベル、コンパレータ１４１の出力はロウレベルとな
うインバータ１５０の出力がハイレベルとなるからアン
トゲ−） １５１．１５２の出力もまたロウレベルから
ノ１イレベルへと変化する。そこで、フリップフロップ
１５３の出力Ｑはハイレベルとなシ、トライステートゲ
ート１６〇−抵抗１１０を介して、入ハイウエイバス１
００上にデータが出力される。
このようにこの実施例では、入ハイウエイバス上での各
々のトライステートゲートの短絡による異常電流により
入ハイウェイバス１００にもたらされる電位の変動とト
ライステートゲートの破壊を防止することができる。
々のトライステートゲートの短絡による異常電流により
入ハイウェイバス１００にもたらされる電位の変動とト
ライステートゲートの破壊を防止することができる。
以上に説明したように、本発明のデジタル信号送信回路
は、入ハイウエイバス上に信号を送信する時間が到来し
た場合に、この送信時間到来以前に接続され信号を送信
していたトライステートゲートが完全に復旧し、ハイイ
ンピーダンス状態にあることを検出した後にはじめて人
ハイウェイバスに信号を送信するから、トライステート
ゲート間の衝突が防止され、ひいては素子の破壊を防止
し、安定にデータを送信できる。
は、入ハイウエイバス上に信号を送信する時間が到来し
た場合に、この送信時間到来以前に接続され信号を送信
していたトライステートゲートが完全に復旧し、ハイイ
ンピーダンス状態にあることを検出した後にはじめて人
ハイウェイバスに信号を送信するから、トライステート
ゲート間の衝突が防止され、ひいては素子の破壊を防止
し、安定にデータを送信できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデジタル信号送信回路を示す回路図、第３図はデジタ
ル信号送信回路が用いられる一般的なデジタル信号伝送
系の基本構成を示す図である。 １００．２００・・・入ハイウエイバス、１１０〜ｌｌ
ｎ。 １２０．１２１・・・入ハイウエイバス１００に接続さ
れた抵抗、１４０，１４１・・・コンパレータ、１３０
゜１３１．１３２・・・コンパレータ（１４０，１４１
）のバイアスを構成する抵抗、１５０・・・インバータ
ゲート、１５１．１５２・・・アンドゲート、１５３・
・・フリップフロップ、１６０〜１６ｎ 、２１０〜２
１ｒｌ・・・トライステートゲート。 代理人 弁理士 本 庄 伸 介 第３図
のデジタル信号送信回路を示す回路図、第３図はデジタ
ル信号送信回路が用いられる一般的なデジタル信号伝送
系の基本構成を示す図である。 １００．２００・・・入ハイウエイバス、１１０〜ｌｌ
ｎ。 １２０．１２１・・・入ハイウエイバス１００に接続さ
れた抵抗、１４０，１４１・・・コンパレータ、１３０
゜１３１．１３２・・・コンパレータ（１４０，１４１
）のバイアスを構成する抵抗、１５０・・・インバータ
ゲート、１５１．１５２・・・アンドゲート、１５３・
・・フリップフロップ、１６０〜１６ｎ 、２１０〜２
１ｒｌ・・・トライステートゲート。 代理人 弁理士 本 庄 伸 介 第３図
Claims (1)
- 多重化されたハイウェイバスにデジタル信号を送信す
る回路において、前記ハイウェイバスに所定の電圧を印
加する手段と、選択されたチャネルの電位を変化させる
手段と、前記ハイウェイバスの電位を監視する手段と、
前記ハイウェイバスにデジタル信号を出力する手段とを
備え、前記ハイウェイバスの電位が設定電位範囲内であ
ることが前記電位監視手段により検出されたときに前記
出力手段は該デジタル信号の送出を開始することを特徴
とする多重化ハイウェイバスにおけるデジタル信号送信
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134170A JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134170A JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303826A true JPH01303826A (ja) | 1989-12-07 |
| JP2513273B2 JP2513273B2 (ja) | 1996-07-03 |
Family
ID=15122085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134170A Expired - Lifetime JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513273B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484937A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Protection system for tristate gate |
| JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
| JPS6055724A (ja) * | 1983-09-07 | 1985-04-01 | Hitachi Ltd | トライ・ステ−ト・ゲ−トの保護方式 |
| JPS60100247A (ja) * | 1983-11-07 | 1985-06-04 | Hitachi Ltd | トライ．ステ−ト．ゲ−トの保護方式 |
-
1988
- 1988-05-31 JP JP63134170A patent/JP2513273B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484937A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Protection system for tristate gate |
| JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
| JPS6055724A (ja) * | 1983-09-07 | 1985-04-01 | Hitachi Ltd | トライ・ステ−ト・ゲ−トの保護方式 |
| JPS60100247A (ja) * | 1983-11-07 | 1985-06-04 | Hitachi Ltd | トライ．ステ−ト．ゲ−トの保護方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513273B2 (ja) | 1996-07-03 |
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