JPH01307093A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮良立１ 本発明は記憶装置に関し、特にＤＲＡＭ　（ダイナミッ
ク型ランダムアクセスメモリ）を用いた半導体記憶装置
に関する。

良米韮逝 従来のこの種の記憶装置の基本的動作は第３図（Ａ）の
基本モード動作タイムチャートに従って行われる様にな
っている。そこで、この基本モード動作について説明す
ることにする。

ここで、ＲＡＭとは任意のアドレスに対してデータの書
込みやデータの読出しが任意に動作可能なメモリであり
、ＤＲＡＭはその一種である。現在の一般的なりＲＡＭ
は特徴として、必要なアドレス入力信号のビット数を２
等分して行アドレス（Ｒｏｗ　Ａｄｄｒｅｓｓ　）と列
アドレス（Ｃｏｌｕｎｎ　Ａｄｄｒｅｓｓ）とに分け、
共通信号線を用いて２回に時分割して入力する方式を用
いている。この方式をアドレスマルチプレクス方式と呼
んでいる。

例えば、ＩＭ（＝２”）ワードのアドレスをもつＤＲＡ
Ｍでは、必要なアドレス入力信号は２０ビツトであるか
ら、１０ビツトずつの行アドレスと列アドレスが１０本
の信号線を用いて２回に分けて入力される。以下の説明
および図面において、行アドレスは文字Ｘ、列アドレス
は文字Ｙを用いて示す。

第３図（Ａ）に示すように、従来のＤＲＡＭの基本モー
ド動作において、行アドレスは信号ＲＡ百の立下がりで
、列アドレスは信号σＡＳの立下がりでＤＲＡＭに確定
入力される。ＤＲＡＭの動作が読出しなのか書込みなの
かの区別は、信号Ｗ百の入力によるのであるが、この区
別は本発明には関係ないので説明を省く。

ここで、ＤＲＡＭにデータを書込む場合は、データ入力
信号ＤＩＮをアドレスと共に入力し、一方、ＤＲＡＭか
らデータを読出す場合には、アドレス確定入力後規定の
時間（アクセス時間の鰻大値）以内にデータ出力信号Ｄ
ＯＵｔが出力される。第３図において、入出力データは
文字りを用いて示す。

記憶装置の性能としてアクセス時間とスループットが問
題になる。従来のＤＲＡＭの基本動作では、第３図（Ａ
）に示すように、行アドレスの入力からデータ出力まで
の時間ｔｌｌＡ＾　（行アドレスアクセス時間）が記憶
装置のアクセス時間に影響し、２回の動作の間隔すなわ
ち初めの動作の行アドレスの入力から次の動作の行アド
レスの入力までの時間ｔ＋＋ｃ（ランダムサイクル時間
）が記憶装！のスルーブツトに影響する。明らかに、ｔ
　ＲＡＡとｔＲｃが小さくできるほど、記憶装置のアク
セス時間を小さくでき、スループットを大きくできるの
で性能は向上する。

そこで、ＤＲＡＭのアクセス時間とサイクル時間を小さ
くするなめに特殊なモードの連続動作機能が考えられて
いる。その例として、ページモード動作とスタティック
カラムモード動作とを第３図＜８＞及び（Ｃ）に夫々示
して説明する。

どちらのモードであっても、初めの動作に対して以後に
連続する動作の行アドレスが等しい場合。

になされる動作モードであり、２回目以後の動作では行
アドレスの入力を省いて列アドレスの入力から動作を開
始できる６行アドレスが変わらなければ何回でも連続動
作できる。連続動作の終了は信号ＲＡＳの立上がりによ
り行われ、したがって連続動作中はＲＡＳを下げたまま
にしておく、この間、ページモード動作では第３図（Ｂ
）に示すように列アドレスの確定入力のために信号ＣＡ
Ｓを動作毎に立下げ、立上げをくりかえす。

一方、スタティックカラムモード動作では、第３図（Ｃ
）に示すように信号ＣＡＳも信号ＲＡＳと同様に下げた
ままにしておき、列アドレス入力の変化に反応してＤＲ
ＡＭの動作がくりかえされる。すなわち、列アドレスに
ついてはスタティック型ランダムアクセスメモリ（Ｓ　
ＲＡＭ　）のように動作するので、必要な時間だけ列ア
ドレス入力を保持しておく必要がある。

こうして、連続動作中のＤＲＡＭのアクセス時間とサイ
クル時間は、第３図（Ｂ）と（Ｃ）に示すように、列ア
ドレスの入力からデータ出力までの時間ｔｃＡＡ（列ア
ドレスアクセス時間）と列アドレスの入力からの次の列
アドレスの入力までの時間ｔ　ｐｃ　（ページモードサ
イクル時間）もしくはｔ　ｓｃ　（スタティックカラム
モードサイクル時間）に小さくすることができる。ここ
で、ｔｓｃはｔｐｃに対して信号ＣＡＳの変化が不要な
分だけ小さくできる。

尚、第３図における斜線部分については、任意入力若し
くは無意味出力を表わしているものとする。

この様な従来のＤＲＡＭを用いた記憶装置においては、
アクセス時間を小さくしてスループットを大きくするこ
とにより性能向上を図っているが、この様なページモー
ド動作やスタティックカラムモード動作等のＤＲＡＭ特
殊の動作モードを利用する場合、記憶装置自身では上記
特殊動作モードか基本動作モードかを判定できず、ＣＰ
Ｕ等の上位装置からの動作モード指示に応答してモード
切替制御がなされるようになっている。

従って、ＣＰＵ側では常に基本モードか特殊モ−ドかを
意識する必要があり、それだけＣＰＵ側の負担増となる
という欠点がある。

九匪ム１善 そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、記
憶装置自身において基本モードと特殊モードとの判別を
行い得る様にしてＣＰＵ側の負担を軽減するようにした
記憶装置を提供することにある。

本発明の他の目的は、行アドレスが同一して連続した場
合にはこれを自動的に検出して特殊モード動作とし、ス
ループットの向上を図り得る記憶装置を提供することで
ある。

九肌五皿羞 本発明によれば、行アドレス及び列アドレスを時分割的
に交互に選択するアドレスマルチプレクス方式で動作す
る基本モード動作機能と、同一行アドレスに対しては列
アドレスの入力のみで動作する特殊モード動作機能とを
有する記憶装置であって、外部からの行アドレス及び列
アドレスを択一的にメモリアドレスとして導出する選択
手段と、直前に入力された外部からの行アドレスを一時
保持する保持手段と、この保持手段の保持出力と最新の
外部からの行アドレスとを比較する比較手段と、この比
較結果が一致を示したときには前記選択手段が前記列ア
ドレスのみを選択するよう制御して前記特殊モード動作
機能とし、前記比較結果が不一致を示したときには前記
選択手段が前記性及び列アドレスを交互に選択するよう
に制御して前記基本モード動作機能とする制御手段とを
含むことを特徴とする記憶装置が得られる。

１施１ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

ＤＲＡＭＩは前述した従来のアドレスマルチプレクス方
式での基本動作に加えて、ページモード動作またはスタ
ティックカラムモード動作といった特殊なモードの連続
動作機能を有する。

マルチプレクサ２はＤＲＡＭＩに対して動作を要求する
アドレスの行アドレス信号Ｘと列アドレス信号Ｙとが外
部から入力され、このとき制御器５から入力される選択
信号ＡＳ−に従って、アドレスＸまたはＹのいずれかを
選択してＤＲＡＭＩに入力されるアドレス信号Ａｄｄｒ
ｅｓｓとして出力する。

同時に、行アドレス信号Ｘは比較器３およびレジスタ４
にも外部から入力され、制御器５はレジスタ４に対して
クロック信号ＣＬＫを送り、行アドレス信号Ｘをレジス
タ４に保持する。

レジスタ４は以前から保持していた行アドレス信号、す
なわち直前の動作を要求した行アドレス信号Ｘ−を比較
器３に対して出力する。比較器３は前述した外部からの
行アドレス信号Ｘとレジスタ４からの直前の動作の行ア
ドレス信号Ｘ−との２つの入力を比較し、同じか否かの
判定信号ＳＲＡを制御器５に対して出力する。

制御器５は外部から動作要求命令信号ＲＥＱが入力され
て、ＤＲＡＭＩに対して動作制御のためのタイミング信
号ＲＡＳ、ＣＡＳおよびＷＥを出力し、マルチプレクサ
２に対してアドレスマルチプレタス方式制御のための選
択信号Ａｓ−を出力する。

またレジスタ４に対して前述のように外部から入力され
る行アドレス信号Ｘを保持するためのクロック信号Ｃ［
にを出力して記憶装置全体の動作を制御する。この際に
、制御器５は比較器３から前述のように判定信号ＳＲＡ
が入力され、これにしたがって、記憶装置全体の動作制
御を変えて、ＤＲＡＭｌの動作が従来の基本動作、また
はページモード動作もしくはスタティックカラムモード
動作といった特殊なモードの連続動作になるようにする
。

ＤＲＡＭＩは制御器５から入力される所定の動作制御の
ためのタイミング信号ＲＡＳ　、　ＣＡＳ　、　１４Ｅ
に従って、マルチプレクサ２から入力される所定のマル
チプレクサされたアドレス信号Ａｄｄｒｅｓｓで指定さ
れるアドレスに対して、外部から入力される書込みデー
タＤ□の書込み動作または読出しデータＤ。ｌｊＴを外
部に出力する読出し動作を行なう。

第２図は本発明の実施例におけるＤＲＡＭｌの主要タイ
ミングチャートである。第２図（Ａ）はページモード動
作を利用する場合であり、第２図（Ｂ）はスタテックカ
ラムモード動作を利用する場合であり、それぞれ、外部
から入力されるＤＲＡＭの行１列アドレス信号Ｒｏｗ　
、　Ｃｏｌｕｍｎ　ＡｄｄｒｅｓｓとＤＲＡＭＩの主要
人力信号としてアドレス信号Ａｄｄｒｅｓｓ　、制御信
号ＲＡＳおよびＣＡＳのタイミングを示す。

第２図において、行１列アドレスがＸ。、Ｙ。

の動作部分では従来のＤＲＡＭの基本動作を行ない、行
アドレスがＸ、２列アドレスがＹｌに続いてＹ２　、・
・・、Ｙ、の動作部分では、行アドレスがＸｌで同一で
ある場合の特殊なモードの連続動作、すなわち第２図（
Ａ）においてはベージモード動作、第２図＜８＞におい
てはスタティックカラムモード動作を行なう場合を示す
。

前述したように、外部から入力されるＤＲＡＭｌの行ア
ドレスが直前の外部から入力される行アドレスと同一の
とき、例えば第２図における外部から入力されるＤＲＡ
Ｍの行１列アドレスがＸＩ。

Ｙ２のときは、直前の動作に連続して特殊なモードの連
続動作を継続するように信号ＲＡＳを下げたまますぐに
列アドレス例えば、Ｙ２をＤＲＡＭに入力し、一方外部
から入力される行アドレスが直前の外部から入力される
ＤＲＡＭの行アドレスと異なるときは、直前の動作で下
げられていた信号ＲＡＳ、ＣＡＳを立上げた後にあらた
めて行。

列アドレス信号をＤＲＡＭに入力し、信号ＲＡＳ。

ＣＡＳを立下げて動作を開始するように制御される。

ここで、直前の動作に連続して特殊なモードの連続動作
を継続するときの信号ＣＡＳは、第２図（Ａ）のように
ベージモード動作を行なう場合は、列アドレスの入力、
例えばＹ２．・・・、Ｙ、の入力時に立下がるように立
上げ、立下げをくりかえす。

一方、第２図（Ｂ）のようにスタティックカラムモード
動作を行なう場合は、直前の動作からＵ続して下げたま
まにしておく。

上述したことから、ＤＲＡＭが特殊なモードの連続動作
を継続している間、すなわち記憶装置に外部から入力さ
れる行アドレスが同じである動作が連続している間は、
ＤＲＡＭに対する行アドレスの入力を省いてすぐに列ア
ドレスを入力できるので、記憶装置のアクセス時間を小
さくでき、第２図から明らかなように、外部から行１列
アドレスを入力するサイクルすなわち記憶装置の動作サ
イクル時間が従来のＤＲＡＭの基本動作による記憶装置
の動作サイクル時間よりも小さくなる。したがって、平
均的に記憶装置のアクセス時間は小さくでき、スループ
ットは大きくできる。

１哩血夏１ 叙上の如く、本発明によれば、記憶装置自身において行
アドレスの同一性を検出するようにしたので、上位装置
からの指示なしに基本モードと特殊モードとの切替え制
御が可能となり、よって上位装置に対して負担をかける
ことがなく、また行アドレスが連続すれば必ず特殊モー
ドとみなし動作するので、従来に比しスルーブツトが更
に向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作を示すタイムチャート、第３図は従来の
記憶装置内の動作を説明するタイムチャートである。 主要部分の符号の説明 １・・・・・・ＤＲＡＭ ２・・・・・・マルチプレクサ ３・・・・・・比較器 ４・・・・・・レジスタ ５・・・・・・制御器

Claims (1)

【特許請求の範囲】
1. （１）行アドレス及び列アドレスを時分割的に交互に選
   択するアドレスマルチプレクス方式で動作する基本モー
   ド動作機能と、同一行アドレスに対しては列アドレスの
   入力のみで動作する特殊モード動作機能とを有する記憶
   装置であって、外部からの行アドレス及び列アドレスを
   択一的にメモリアドレスとして導出する選択手段と、直
   前に入力された外部からの行アドレスを一時保持する保
   持手段と、この保持手段の保持出力と最新の外部からの
   行アドレスとを比較する比較手段と、この比較結果が一
   致を示したときには前記選択手段が前記列アドレスのみ
   を選択するよう制御して前記特殊モード動作機能とし、
   前記比較結果が不一致を示したときには前記選択手段が
   前記行及び列アドレスを交互に選択するように制御して
   前記基本モード動作機能とする制御手段とを含むことを
   特徴とする記憶装置。