JPH01307268A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- JPH01307268A JPH01307268A JP63138884A JP13888488A JPH01307268A JP H01307268 A JPH01307268 A JP H01307268A JP 63138884 A JP63138884 A JP 63138884A JP 13888488 A JP13888488 A JP 13888488A JP H01307268 A JPH01307268 A JP H01307268A
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、５ｏｌ（絶縁体上のシリコン）を用いたノー
マリ−オフＭＩＳ型トランジスタに関するものである。
マリ−オフＭＩＳ型トランジスタに関するものである。
（従来の技術）
絶縁体上のシリコン層に各種の素子を形成したＳｏｌ素
子の研究開発が進められている。
子の研究開発が進められている。
（発明が解決しようとする課題）
このＭＩＳ素子トランジスタにおいては基板浮遊の効果
により、いわゆるキンク特性が問題である。これは、Ｎ
チャネルを例に考えると、素子の微細化によりドレイン
近傍の衝突電離が顕著になり、生成した正孔がＳｏ１基
板に蓄積し、Ｓｏｌ基板の電位がトランジスタの闇値を
低下させる方向に変動する。このため、ドレイン電流を
異常に増加させ、素子特性を不安定にする。
により、いわゆるキンク特性が問題である。これは、Ｎ
チャネルを例に考えると、素子の微細化によりドレイン
近傍の衝突電離が顕著になり、生成した正孔がＳｏ１基
板に蓄積し、Ｓｏｌ基板の電位がトランジスタの闇値を
低下させる方向に変動する。このため、ドレイン電流を
異常に増加させ、素子特性を不安定にする。
この問題を解決する最近の研究成果として文献（Ｊ、Ｐ
、 Ｇｏｌｏｎｇ、ｅ Ｈ”５ｕｂｔｈｒｅｓｈｏｌｄ
５ｌｏｐｅ ｏｆ ｔｈｉｎｆｉｌａ＋ ＳＯＩＭ
Ｏ３ＦＥＴ″ ＥＤＬ−７ｐ２４４ （１９８６）、
Ｍ、Ｙｏｓｈｉｍｉｅｔ ａｌ、 ”旧ｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｓ０１ＭＯ３ＦＥＴ Ｌｌｓｌｎ
（Ｕｌｔｒａ−ｔｈｉｎ Ｓｏｌ Ｆｉｌｍ” ＩＥＤ
Ｍ８７ ｐ６４０ （１９Ｂ？）等）に示されるように
ＳＯＩ基板の層厚ｔｅｐｌを通常のチャネルが形成され
る際の最大空乏層幅Ｗｄよりも薄く設定することにより
、チャネル形成時にＳｏｌ基板層を完全に空乏化し、ソ
ースとＳｏｌ基板間の本来のポテンシャル障壁を低減さ
せ、ドレイン近傍での衝突電離による生成された正孔を
Ｓｏ１基板に蓄積することをおさえ、ソース側に正孔を
押しやることができる。このため、Ｓｏｌ基板の電位の
増加を抑えることにより、キンク特性を抑えることがで
きる。Ｓｏｌ基板の不純物濃度をＩＱ１４〜ＩＱｌ＆ｃ
■−３程度と低濃度とした場合、ゲートで制御される電
界がＳｏ１基板の下部の絶縁体までおよぶことにより、
チャネル中の垂直なゲート電界が緩和され、これにより
実効移動度が向上することが知られている。また低不純
物濃度にすることで、不純物散乱が小さくなることによ
る移動度の向上が期待される。
、 Ｇｏｌｏｎｇ、ｅ Ｈ”５ｕｂｔｈｒｅｓｈｏｌｄ
５ｌｏｐｅ ｏｆ ｔｈｉｎｆｉｌａ＋ ＳＯＩＭ
Ｏ３ＦＥＴ″ ＥＤＬ−７ｐ２４４ （１９８６）、
Ｍ、Ｙｏｓｈｉｍｉｅｔ ａｌ、 ”旧ｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ｓ０１ＭＯ３ＦＥＴ Ｌｌｓｌｎ
（Ｕｌｔｒａ−ｔｈｉｎ Ｓｏｌ Ｆｉｌｍ” ＩＥＤ
Ｍ８７ ｐ６４０ （１９Ｂ？）等）に示されるように
ＳＯＩ基板の層厚ｔｅｐｌを通常のチャネルが形成され
る際の最大空乏層幅Ｗｄよりも薄く設定することにより
、チャネル形成時にＳｏｌ基板層を完全に空乏化し、ソ
ースとＳｏｌ基板間の本来のポテンシャル障壁を低減さ
せ、ドレイン近傍での衝突電離による生成された正孔を
Ｓｏ１基板に蓄積することをおさえ、ソース側に正孔を
押しやることができる。このため、Ｓｏｌ基板の電位の
増加を抑えることにより、キンク特性を抑えることがで
きる。Ｓｏｌ基板の不純物濃度をＩＱ１４〜ＩＱｌ＆ｃ
■−３程度と低濃度とした場合、ゲートで制御される電
界がＳｏ１基板の下部の絶縁体までおよぶことにより、
チャネル中の垂直なゲート電界が緩和され、これにより
実効移動度が向上することが知られている。また低不純
物濃度にすることで、不純物散乱が小さくなることによ
る移動度の向上が期待される。
しかしながら、Ｍｉｓ）ランリスタを相補型ＭＩｓ回路
あるいは相補型ＭＯ３回路に適用することを考えた場合
、トランジスタはノーマリ−オフ型（閾値電圧がＮチャ
ネルで正）であることが必須である。しかしてトランジ
スタの閾値電圧はおおむね Ｖｔｈ 、 ＶＦＲ＋２−ｆ＋ＱＢ／Ｃｏｘ
（第１式）であられされる、ここでＶＦＲはフラット
バンド電圧、φ−はゲートの仕事関数、φ３はＳＯＩ基
板の仕事関数、Ｎｓｓは界面準位密度、ＣＯＸは単位面
積当りのゲート容量、φｆはＳＯＩ基板のフェルミ電圧
、ＱＢはＳＯＩ基板を空乏化するために必要な電荷であ
る。
あるいは相補型ＭＯ３回路に適用することを考えた場合
、トランジスタはノーマリ−オフ型（閾値電圧がＮチャ
ネルで正）であることが必須である。しかしてトランジ
スタの閾値電圧はおおむね Ｖｔｈ 、 ＶＦＲ＋２−ｆ＋ＱＢ／Ｃｏｘ
（第１式）であられされる、ここでＶＦＲはフラット
バンド電圧、φ−はゲートの仕事関数、φ３はＳＯＩ基
板の仕事関数、Ｎｓｓは界面準位密度、ＣＯＸは単位面
積当りのゲート容量、φｆはＳＯＩ基板のフェルミ電圧
、ＱＢはＳＯＩ基板を空乏化するために必要な電荷であ
る。
第３図は従来用いられているｎ゛ポリシリコンゲート薄
膜Ｓｏｌ−ＭＩＳＦＥＴである０図中ｌＯは単結晶シリ
コン基板であり、この基板１０上にＳｉＯ□膜（絶縁体
膜）１１が形成されている。 Ｓｉ０ｇ膜（絶縁体膜）
１１上には単結晶シリコン層（５０１基板）１２が形成
される。単結晶シリコン層（ＳＯｔ基板）１２の表面に
はソース・ドレイン領域１５．１６が形成され、これら
ソース・ドレイン領域１５．１６間のチャネル領域上は
ゲート絶縁膜（ゲート酸化）ＩＱ）１７を介してにポリ
シリコンゲート電極１８が形成されている。いま、界面
準位密度が１０”ｃｍ−”以下と十分小さく無視できる
場合、Ｓｏｌ基板の不純物濃度を１０”Ｃ＠Ｉ−”Ｉ
５ｌｉｔゲート酸化膜厚ｔｏｘ−２５ａｍ ＋Ｓｏｌ膜
厚ｔｅｐｉ−０，０５＃ｌとすると、φ−−４．２５ｅ
Ｖ。
膜Ｓｏｌ−ＭＩＳＦＥＴである０図中ｌＯは単結晶シリ
コン基板であり、この基板１０上にＳｉＯ□膜（絶縁体
膜）１１が形成されている。 Ｓｉ０ｇ膜（絶縁体膜）
１１上には単結晶シリコン層（５０１基板）１２が形成
される。単結晶シリコン層（ＳＯｔ基板）１２の表面に
はソース・ドレイン領域１５．１６が形成され、これら
ソース・ドレイン領域１５．１６間のチャネル領域上は
ゲート絶縁膜（ゲート酸化）ＩＱ）１７を介してにポリ
シリコンゲート電極１８が形成されている。いま、界面
準位密度が１０”ｃｍ−”以下と十分小さく無視できる
場合、Ｓｏｌ基板の不純物濃度を１０”Ｃ＠Ｉ−”Ｉ
５ｌｉｔゲート酸化膜厚ｔｏｘ−２５ａｍ ＋Ｓｏｌ膜
厚ｔｅｐｉ−０，０５＃ｌとすると、φ−−４．２５ｅ
Ｖ。
φｇ −５，ＱｅＶ テあるのでＶｔｈは−０，２５８
Ｖと負となりノーマリ−オフにならない、そこで、５ｏ
ｔ５板の不純物濃度を増加させることによりノーマリ−
オフＶｔｈ−０，２Ｖ以上を実現しようとすると７×１
ＱＩ４ｃ１１．１以上の基板不純物濃度が必要となる。
Ｖと負となりノーマリ−オフにならない、そこで、５ｏ
ｔ５板の不純物濃度を増加させることによりノーマリ−
オフＶｔｈ−０，２Ｖ以上を実現しようとすると７×１
ＱＩ４ｃ１１．１以上の基板不純物濃度が必要となる。
不純物濃度の増加は、不純物散乱による移動度の低下を
もたらす、したがって、低不純物濃度のＳＯ！基板を用
いれば、低不純物散乱に加え低チャネル垂直電界による
移動度の向上が、言い換えればＧ−の向上が期待される
一方、ノーマリ−オフのＭＩＳＦＥＴを実現することは
難しいという問題があうた。
もたらす、したがって、低不純物濃度のＳＯ！基板を用
いれば、低不純物散乱に加え低チャネル垂直電界による
移動度の向上が、言い換えればＧ−の向上が期待される
一方、ノーマリ−オフのＭＩＳＦＥＴを実現することは
難しいという問題があうた。
本発明は上記の欠点を改善するために提案されたもので
、高いＧ■を維持したままノーマリ−オフのＭｉｓ）ラ
ンリスタを実現することを目的とする。
、高いＧ■を維持したままノーマリ−オフのＭｉｓ）ラ
ンリスタを実現することを目的とする。
（課題を解決するための手段）
上記の目的を達成するため、本発明は絶縁体上に形成さ
れた第１導電型の単結晶シリコン膜と、このシリコン膜
に形成された第２導電型のソース・ドレインと、前記ソ
ース・ドレイン間のチャネル領域上にゲート酸化−を介
して形成されたゲート電極とを備えたＭＩＳ型トランジ
スタにおいて、前記の単結晶シリコン膜の厚さがチャネ
ルを形成するための最大空乏層幅よりも薄く、かつ前記
ソース・ドレインの接合が前記絶縁体に接し、ゲート直
下の単結晶シリコン膜の表面領域の不純物濃度を低濃度
にし、絶縁体と接する底面の領域を高濃度とする不純物
分布を有することを特徴とするＭＩＳ型トランジスタを
発明の要旨とするも・のである。
れた第１導電型の単結晶シリコン膜と、このシリコン膜
に形成された第２導電型のソース・ドレインと、前記ソ
ース・ドレイン間のチャネル領域上にゲート酸化−を介
して形成されたゲート電極とを備えたＭＩＳ型トランジ
スタにおいて、前記の単結晶シリコン膜の厚さがチャネ
ルを形成するための最大空乏層幅よりも薄く、かつ前記
ソース・ドレインの接合が前記絶縁体に接し、ゲート直
下の単結晶シリコン膜の表面領域の不純物濃度を低濃度
にし、絶縁体と接する底面の領域を高濃度とする不純物
分布を有することを特徴とするＭＩＳ型トランジスタを
発明の要旨とするも・のである。
しかして、本発明はｎ°ポリシリコンゲートを用いる薄
膜Ｓｏｌ−ＭＩＳＦＥＴにおいて、基板表面反転下で大
部分のキャリアが存在する基板表面領域を低不純物濃度
にし、基板が完全に空乏化する条件の下で基板底面を高
不純物濃度とすることを特徴とする。すなわち前記、第
１式の右辺第３項に注目して闇値制御するものである。
膜Ｓｏｌ−ＭＩＳＦＥＴにおいて、基板表面反転下で大
部分のキャリアが存在する基板表面領域を低不純物濃度
にし、基板が完全に空乏化する条件の下で基板底面を高
不純物濃度とすることを特徴とする。すなわち前記、第
１式の右辺第３項に注目して闇値制御するものである。
（作用）
本発明はＭＩＳ型トランジスタにおいて、基板表面領域
を低不純物濃度とし、基板底面を高不純物濃度としたた
め、高Ｇ１１のノーマリ−オフを実現することができる
。
を低不純物濃度とし、基板底面を高不純物濃度としたた
め、高Ｇ１１のノーマリ−オフを実現することができる
。
（実施例）
次に本発明の実施例について説明する。なお、実施例は
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうろことは言うまでも
ない。
一つの例示であって、本発明の精神を逸脱しない範囲で
、種々の変更あるいは改良を行いうろことは言うまでも
ない。
第１図は、本発明によるＭＩＳＦＥＴの一実施例（Ｎチ
ャネル）の概略構造を示す断面図である。
ャネル）の概略構造を示す断面図である。
図中１０は単結晶シリコン基板であり、この基板１０上
に５ｉ０２膜（絶縁体膜）１１が形成されている。 Ｓ
ｉＯ□膜（絶縁体膜）ｌｌ上には単結晶シリコン眉（Ｓ
。
に５ｉ０２膜（絶縁体膜）１１が形成されている。 Ｓ
ｉＯ□膜（絶縁体膜）ｌｌ上には単結晶シリコン眉（Ｓ
。
■基板）１２が形成される。単結晶シリコン層（ＳＯＩ
基板）１２の表面領域にはＰ型で１０′４〜１０１５ｃ
ｍ″３の低い不純物濃度領域１３を、底面領域にはＰ型
で１０”ｃｍ−’以上の高い不純物濃度領域１４を形成
する。
基板）１２の表面領域にはＰ型で１０′４〜１０１５ｃ
ｍ″３の低い不純物濃度領域１３を、底面領域にはＰ型
で１０”ｃｍ−’以上の高い不純物濃度領域１４を形成
する。
単結晶シリコン層（Ｓｏｌ基板）１２の表面にはソース
・ドレイン領域１５．１６が形成され、これらソース・
ドレイン領域１５．１６間のチャネル領域上はゲート絶
縁膜（ゲート酸化膜）１７を介してｎ゛ポリシリコンゲ
ート電極１８が形成されている。第２図は、第１図にお
いてＡ−Ａ’線に沿う断面図を示すもので、チャネル直
下の不純物濃度分布の一例を示す、不純物濃度分布は闇
値電圧がノーマリ−オフになるように、かつ反転するた
めの最大空乏層厚がＳｏｌ基板厚よりも大きくし、キン
グ特性のないように設定する。また、絶縁体膜１１の厚
さは、単結晶シリコン基板電極によるＳｏｌチャネルの
影響を与えない厚さとする。たとえば、ゲート酸化膜厚
ｔａｘ−２５ｎｍ＋ Ｓ Ｏ］基板厚さ５０ｎｍ、絶縁
体膜厚ｔｏｘｂ−Ｉ ｎのとき、Ｓｏｌ基板の深さ方向
の不純物濃度分布をＳｏｌ基板表面３０ｎ−をＰ型で１
０＋ｓｃ、−ｓの不純物濃度とし、Ｓｏｌ基板底面２０
ｎｍをＰ型で２ ＸＩＯ”ｃｍ−３の不純物濃度とする
ことにより闇値電圧をノーマリ−オフ型に制御すること
ができる。
・ドレイン領域１５．１６が形成され、これらソース・
ドレイン領域１５．１６間のチャネル領域上はゲート絶
縁膜（ゲート酸化膜）１７を介してｎ゛ポリシリコンゲ
ート電極１８が形成されている。第２図は、第１図にお
いてＡ−Ａ’線に沿う断面図を示すもので、チャネル直
下の不純物濃度分布の一例を示す、不純物濃度分布は闇
値電圧がノーマリ−オフになるように、かつ反転するた
めの最大空乏層厚がＳｏｌ基板厚よりも大きくし、キン
グ特性のないように設定する。また、絶縁体膜１１の厚
さは、単結晶シリコン基板電極によるＳｏｌチャネルの
影響を与えない厚さとする。たとえば、ゲート酸化膜厚
ｔａｘ−２５ｎｍ＋ Ｓ Ｏ］基板厚さ５０ｎｍ、絶縁
体膜厚ｔｏｘｂ−Ｉ ｎのとき、Ｓｏｌ基板の深さ方向
の不純物濃度分布をＳｏｌ基板表面３０ｎ−をＰ型で１
０＋ｓｃ、−ｓの不純物濃度とし、Ｓｏｌ基板底面２０
ｎｍをＰ型で２ ＸＩＯ”ｃｍ−３の不純物濃度とする
ことにより闇値電圧をノーマリ−オフ型に制御すること
ができる。
（発明の効果）
このように本発明によれば、薄膜Ｓｏ■基板の不純物濃
度分布を表面が低濃度に、底面を高濃度にすることによ
り、キンク特性のない高Ｇｌｌのノーマリ−オフのＭＩ
ＳＦＥＴを実現することができる効果を有する。
度分布を表面が低濃度に、底面を高濃度にすることによ
り、キンク特性のない高Ｇｌｌのノーマリ−オフのＭＩ
ＳＦＥＴを実現することができる効果を有する。
第１図は本発明による実施例を示すＭＩＳＦＥＴの断面
構造図、第２図は第１図におけるＡ−ｘ断面に対するＳ
ｏ１基板の不純物濃度分布、第３図は従来の薄膜Ｓｏｌ
−ＭＩＳＦＥＴの断面構造図を示す。 １０・・・単結晶シリコン基板 １１・・・Ｓｉ０ｇ膜（絶縁体膜） １２・・・単結晶シリコン層（Ｓｏｌ基板）１３・・・
低不純物濃度領域 １４・・・高不純物濃度領域 １５・・・ソース拡散層 １６・・・ドレイン拡散層 １７・・・ゲート絶縁膜（ゲート酸化膜）１８・・・ｎ
０ポリシリコンゲ一ト電極特許出願人 日本電信電話
株式会社 代理人 弁理士 高 山 敏、−、ｉ（：（ｎ １名
）第１ｖＪ 第 ２図 苓托→オゴ濃友 （ｃｍ−コ） 第３図
構造図、第２図は第１図におけるＡ−ｘ断面に対するＳ
ｏ１基板の不純物濃度分布、第３図は従来の薄膜Ｓｏｌ
−ＭＩＳＦＥＴの断面構造図を示す。 １０・・・単結晶シリコン基板 １１・・・Ｓｉ０ｇ膜（絶縁体膜） １２・・・単結晶シリコン層（Ｓｏｌ基板）１３・・・
低不純物濃度領域 １４・・・高不純物濃度領域 １５・・・ソース拡散層 １６・・・ドレイン拡散層 １７・・・ゲート絶縁膜（ゲート酸化膜）１８・・・ｎ
０ポリシリコンゲ一ト電極特許出願人 日本電信電話
株式会社 代理人 弁理士 高 山 敏、−、ｉ（：（ｎ １名
）第１ｖＪ 第 ２図 苓托→オゴ濃友 （ｃｍ−コ） 第３図
Claims (1)
- 絶縁体上に形成された第１導電型の単結晶シリコン膜
と、このシリコン膜に形成された第２導電型のソース・
ドレインと、前記ソース・ドレイン間のチャネル領域上
にゲート酸化膜を介して形成されたゲート電極とを備え
たＭＩＳ型トランジスタにおいて、前記の単結晶シリコ
ン膜の厚さがチャネルを形成するための最大空乏層幅よ
りも薄く、かつ前記ソース・ドレインの接合が前記絶縁
体に接し、ゲート直下の単結晶シリコン膜の表面領域の
不純物濃度を低濃度にし、絶縁体と接する底面の領域を
高濃度とする不純物分布を有することを特徴とするＭＩ
Ｓ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138884A JPH01307268A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63138884A JPH01307268A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01307268A true JPH01307268A (ja) | 1989-12-12 |
Family
ID=15232368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63138884A Pending JPH01307268A (ja) | 1988-06-06 | 1988-06-06 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01307268A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656844A (en) * | 1995-07-27 | 1997-08-12 | Motorola, Inc. | Semiconductor-on-insulator transistor having a doping profile for fully-depleted operation |
| US5982002A (en) * | 1993-01-27 | 1999-11-09 | Seiko Instruments Inc. | Light valve having a semiconductor film and a fabrication process thereof |
| US6770517B2 (en) | 1997-06-19 | 2004-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| EP1294026A3 (en) * | 2001-09-04 | 2005-03-30 | Sharp Kabushiki Kaisha | Method for adjusting ultra-thin SOI MOS transistor threshold voltages |
| WO2005074038A1 (en) * | 2004-01-23 | 2005-08-11 | Hewlett-Packard Development Company, L.P. | Transistor including a deposited channel region having a doped portion |
| CN100440537C (zh) * | 2006-04-11 | 2008-12-03 | 北京大学深圳研究生院 | 一种部分耗尽的soi mos晶体管及其制作方法 |
| WO2010032653A1 (en) * | 2008-09-22 | 2010-03-25 | Sharp Kabushiki Kaisha | Well-structure anti-punch-through microwire device, and fabrication method thereof |
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|---|---|---|---|---|
| JPS60126867A (ja) * | 1983-12-13 | 1985-07-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6384163A (ja) * | 1986-09-29 | 1988-04-14 | Sony Corp | 電界効果型トランジスタ |
-
1988
- 1988-06-06 JP JP63138884A patent/JPH01307268A/ja active Pending
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