JPH01307971A - 雑音除去回路 - Google Patents
雑音除去回路Info
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- JPH01307971A JPH01307971A JP13871888A JP13871888A JPH01307971A JP H01307971 A JPH01307971 A JP H01307971A JP 13871888 A JP13871888 A JP 13871888A JP 13871888 A JP13871888 A JP 13871888A JP H01307971 A JPH01307971 A JP H01307971A
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- Japan
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- circuit
- emphasis
- operational amplifier
- recording
- signal
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は、例えば磁気テープ等の記録媒体に情報信号
を記録したり、記録媒体から再生する場合に、信号の圧
縮、伸長を行なう雑音除去回路の改良に関する。
を記録したり、記録媒体から再生する場合に、信号の圧
縮、伸長を行なう雑音除去回路の改良に関する。
（従来の技術）
周知のように、例えばＶＨ３方式の高音質（ＨＩ Ｆｉ
）ビデオテープレコーダ（ＶＴＲ）にあっては、音声
信号をテープ等の記録媒体に記録したり、記録媒体から
再生する場合に、信号の圧縮、伸長を行なって雑音除去
を行なうようにしている。第３図は、このような従来の
雑音除去回路を示している。この雑音除去回路は、記録
時に記録信号を振幅圧縮して記録媒体に記録し、再生時
に再生信号を伸長して導出する機能を有し、記録媒体の
特性によって生じる雑音を低減させる作用をもっている
。
）ビデオテープレコーダ（ＶＴＲ）にあっては、音声
信号をテープ等の記録媒体に記録したり、記録媒体から
再生する場合に、信号の圧縮、伸長を行なって雑音除去
を行なうようにしている。第３図は、このような従来の
雑音除去回路を示している。この雑音除去回路は、記録
時に記録信号を振幅圧縮して記録媒体に記録し、再生時
に再生信号を伸長して導出する機能を有し、記録媒体の
特性によって生じる雑音を低減させる作用をもっている
。
記録時において、ＶＴＲの入出力信号処理部１１から出
力される記録信号ＶＩＮＲは、記録再生スイッチ１２を
介して、演算増幅器１３の正入力端＋に供給される。こ
の演算増幅器１３の出力は、ＮＲ（ノイズリダクション
）ディエンファシス回路１４及び可変利得回路（以下Ｇ
ＣＡという）１５よりなる帰還路を経由した後、記録再
生スイッチ１Ｂを介して演算増幅器１３の負入力端一に
帰還される。同時に、演算増幅器１３の出力は、ピーク
検波回路１７で振幅検波されて、ＧＣＡ１５の制御電圧
となる。
力される記録信号ＶＩＮＲは、記録再生スイッチ１２を
介して、演算増幅器１３の正入力端＋に供給される。こ
の演算増幅器１３の出力は、ＮＲ（ノイズリダクション
）ディエンファシス回路１４及び可変利得回路（以下Ｇ
ＣＡという）１５よりなる帰還路を経由した後、記録再
生スイッチ１Ｂを介して演算増幅器１３の負入力端一に
帰還される。同時に、演算増幅器１３の出力は、ピーク
検波回路１７で振幅検波されて、ＧＣＡ１５の制御電圧
となる。
このため、演算増幅器１３からは、記録信号ＶＩＮＲを
１／２に振幅圧縮した信号が出力される。
１／２に振幅圧縮した信号が出力される。
この信号は、ＦＭエンファシス回路１８によりエンファ
シス処理が施されて出力信号ＶＯＲとなり、ＦＭ処理部
１９を介してヘッド２０により図示しないテープに記録
される。
シス処理が施されて出力信号ＶＯＲとなり、ＦＭ処理部
１９を介してヘッド２０により図示しないテープに記録
される。
ＮＲノイズリダクション回路１４． Ｇ ＣＡ １５．
ピーク検波回路１７及びＦＭエンファシス回路■８
の周波数特性及びその伝達関数が、それぞれ第３図に示
すようになっているとして総合の伝達関数を計算する。
ピーク検波回路１７及びＦＭエンファシス回路■８
の周波数特性及びその伝達関数が、それぞれ第３図に示
すようになっているとして総合の伝達関数を計算する。
まず、演算増幅器１３の出力端から負入力端一までの帰
還路については、演算増幅器１３のゲインを無限大と仮
定し、負入力端一が記録信号ＶＩＮＨに等しいとすると
、 ＶＩＮＲ−（ＧＧＣＡ ／ＨＮＲ−）ＩＦＭ） ＶＯＲ
・・・（１）となる。また、ピーク検波回路１７の経路
については、ピーク検波出力に対するＧＣＡ１５の利得
の比例定数をαとすると、 ＧＧＣＡ −ａ （ＨＷＨ／ ＨＦＭ） ＶＯＲ・（２
）となる。
還路については、演算増幅器１３のゲインを無限大と仮
定し、負入力端一が記録信号ＶＩＮＨに等しいとすると
、 ＶＩＮＲ−（ＧＧＣＡ ／ＨＮＲ−）ＩＦＭ） ＶＯＲ
・・・（１）となる。また、ピーク検波回路１７の経路
については、ピーク検波出力に対するＧＣＡ１５の利得
の比例定数をαとすると、 ＧＧＣＡ −ａ （ＨＷＨ／ ＨＦＭ） ＶＯＲ・（２
）となる。
（１）式と（２）式とを連立して解くと、ＶＯＲ−ＨＦ
Ｍ ［（１／ ａ） （ＨＮＲ／ＨＷＥ） ＶＩＮＲ
］”・・・（３） を得る。（３）式より、記録信号ＶＩＮＨの振幅が１／
２に対数圧縮されていることが確認される。
Ｍ ［（１／ ａ） （ＨＮＲ／ＨＷＥ） ＶＩＮＲ
］”・・・（３） を得る。（３）式より、記録信号ＶＩＮＨの振幅が１／
２に対数圧縮されていることが確認される。
再生時において、ベツド２０で読み取られＦＭ処理部１
９から出力される再生信号ＶＩＮＰは、ＦＭディエンフ
ァシス回路２１及び記録再生スイッチ１２を介して、演
算増幅器１３の正入力端子に供給される。
９から出力される再生信号ＶＩＮＰは、ＦＭディエンフ
ァシス回路２１及び記録再生スイッチ１２を介して、演
算増幅器１３の正入力端子に供給される。
この演算増幅器１３は、再生時に、記録再生スイッチ１
６が図示と逆の切換位置となるため、その出力端と負入
力端一とが接続され、ボルテージホロワとして用いられ
る。
６が図示と逆の切換位置となるため、その出力端と負入
力端一とが接続され、ボルテージホロワとして用いられ
る。
このボルテージホロワ出力は、記録時に帰還路となって
いたＮＲディエンファシス回路■４及びＧ ＣＡ １５
を介して出力信号■ＯＰとなり、入出力信号処理部１１
を介して音声再生に供される。同時に、ボルテージホロ
ワ出力は、ピーク検波回路１７で振幅検波されて、Ｇ
ＣＡ １５の制御電圧となる。
いたＮＲディエンファシス回路■４及びＧ ＣＡ １５
を介して出力信号■ＯＰとなり、入出力信号処理部１１
を介して音声再生に供される。同時に、ボルテージホロ
ワ出力は、ピーク検波回路１７で振幅検波されて、Ｇ
ＣＡ １５の制御電圧となる。
このように、記録時に演算増幅器１８の帰還路となって
いたＮＲディエンファシス回路１４及びＧＣＡ１５が、
再生時には、直接の信号経路中に介在されることになる
。このため、記録時の１／２対数対数圧作動対し、再生
時には、２倍の対数伸長動作が行なわれる。
いたＮＲディエンファシス回路１４及びＧＣＡ１５が、
再生時には、直接の信号経路中に介在されることになる
。このため、記録時の１／２対数対数圧作動対し、再生
時には、２倍の対数伸長動作が行なわれる。
ＦＭディエンファシス回路２１の周波数特性及びその伝
達関数が、第３図に示すようになっているとして、記録
時と同様に再生時の総合の伝達関数を計算する。まず、
ＦＭディエンファシス回路２１からＧＣＡ１５までの信
号経路については、ＶＯＰ−（ＧＧＣＡ／ＨＮＲ−ＨＦ
Ｍ”）ＶＩＮＰ ・（４）となる。また、ピーク検
波回路１７の経路については１．記録時と同様に、ピー
ク検波出力に対するＧ ＣＡ １５の利得の比例定数を
αとすると、ＧＧＣＡ −ａ （ＨＷＥ／ＨＰ）Ｉ ）
ＶＩＮＰ −＝Ｃ５）となる。
達関数が、第３図に示すようになっているとして、記録
時と同様に再生時の総合の伝達関数を計算する。まず、
ＦＭディエンファシス回路２１からＧＣＡ１５までの信
号経路については、ＶＯＰ−（ＧＧＣＡ／ＨＮＲ−ＨＦ
Ｍ”）ＶＩＮＰ ・（４）となる。また、ピーク検
波回路１７の経路については１．記録時と同様に、ピー
ク検波出力に対するＧ ＣＡ １５の利得の比例定数を
αとすると、ＧＧＣＡ −ａ （ＨＷＥ／ＨＰ）Ｉ ）
ＶＩＮＰ −＝Ｃ５）となる。
（４）式と（５）式とを連立して解くと、Ｖ ０Ｐ−（
１／ ＨＦＭ″２）［α（ＲＷＥ／ＨＮＲ）ＩＶＩＮＰ
２・・・（６） を得る。（６）式より、再生信号ＶＩＮＰの振幅が２倍
に対数伸長されていることが確認される。
１／ ＨＦＭ″２）［α（ＲＷＥ／ＨＮＲ）ＩＶＩＮＰ
２・・・（６） を得る。（６）式より、再生信号ＶＩＮＰの振幅が２倍
に対数伸長されていることが確認される。
ここで、記録再生系を通して考えた場合、理論的には、
Ｖ ＩＮＰ −Ｖ ＯＲ−（７）
となるはずであるから、（３）式、（６）式及び（７）
式を連立させて、記録信号ＶＩＮＲと出力信号ｖＯＰど
の関係について解くと、 ＶＯＰ−（Ｈｒ’Ｍ／ＨＩ’Ｍ−） ２ＶＩＮＲ・・・
（８）となる。（８）式から明らかなように、ＦＭエン
ファシス回路１８の伝達特性ＨＦＭとＦＭディエンファ
シスロ路２１の伝達特性ＨＩ’Ｍ”とが完全に逆の関係
にあれば、つまり、 ＨＰＭ−ＨＰＭ− であれば、（８）式は、 Ｖ ＯＰ−Ｖ ＩＮＲ・・・（９） となって、記録再生系で記録波形が完全に再現できるこ
とになる。
式を連立させて、記録信号ＶＩＮＲと出力信号ｖＯＰど
の関係について解くと、 ＶＯＰ−（Ｈｒ’Ｍ／ＨＩ’Ｍ−） ２ＶＩＮＲ・・・
（８）となる。（８）式から明らかなように、ＦＭエン
ファシス回路１８の伝達特性ＨＦＭとＦＭディエンファ
シスロ路２１の伝達特性ＨＩ’Ｍ”とが完全に逆の関係
にあれば、つまり、 ＨＰＭ−ＨＰＭ− であれば、（８）式は、 Ｖ ＯＰ−Ｖ ＩＮＲ・・・（９） となって、記録再生系で記録波形が完全に再現できるこ
とになる。
ところが、実際には、ＦＭエンファシス回路１８とＦＭ
ディエンファシス回路２１とは独立して設けられること
が多く、両者の伝達関数は完全に逆特性にはな、らない
もので、信号波形を完全に再現することができないとい
う問題が生じている。
ディエンファシス回路２１とは独立して設けられること
が多く、両者の伝達関数は完全に逆特性にはな、らない
もので、信号波形を完全に再現することができないとい
う問題が生じている。
そこで、従来より、第３図の点線で囲んだ部分を、第４
図に示すような構成に置き代えることが考えられている
。記録時には、記録再生スイッチ２２を図示の切換位置
とし、ＦＭディエンファシス回路２３を演算増幅器２４
の帰還路に介在させて、演算増幅器１３の出力にエンフ
ァシス処理を施し出力信号ＶＯＲを得るとともに、再生
時には、記録再生スイッチ２２を図示と逆の切換位置と
し、再生信号ＶＩＮＰに対して、上記ＦＭディエンファ
シス回路２２によってディエンファシス処理を施すよう
にしたものである。
図に示すような構成に置き代えることが考えられている
。記録時には、記録再生スイッチ２２を図示の切換位置
とし、ＦＭディエンファシス回路２３を演算増幅器２４
の帰還路に介在させて、演算増幅器１３の出力にエンフ
ァシス処理を施し出力信号ＶＯＲを得るとともに、再生
時には、記録再生スイッチ２２を図示と逆の切換位置と
し、再生信号ＶＩＮＰに対して、上記ＦＭディエンファ
シス回路２２によってディエンファシス処理を施すよう
にしたものである。
このような構成によれば、演算増幅器２４を用いて時定
数の共同化を図りつつ、エンファシス処理とディエンフ
ァシス処理とに、同じＦＭディエンファシス回路２３を
用いているので、エンファシス特性とディエンファシス
特性とが完全に逆の関係となるように設定することがで
き、記録波形を完全に再現できるようになる。
数の共同化を図りつつ、エンファシス処理とディエンフ
ァシス処理とに、同じＦＭディエンファシス回路２３を
用いているので、エンファシス特性とディエンファシス
特性とが完全に逆の関係となるように設定することがで
き、記録波形を完全に再現できるようになる。
しかしながら、第４図に示したような手段では、記録再
生スイッチ２２と演算増幅器２４とが新たに必要となる
ため、部品点数が多く構成が大型化し経済的に不利にな
るという問題が生じる。
生スイッチ２２と演算増幅器２４とが新たに必要となる
ため、部品点数が多く構成が大型化し経済的に不利にな
るという問題が生じる。
（発明が解決しようとする課題）
以上のように、従来の雑音除去回路では、エンファシス
特性とディエンファシス特性とに、構成上実用に供し得
る範囲で完全に逆の関係をもたせることが困難であり、
記録信号波形を完全に再現することができないという問
題を有している。
特性とディエンファシス特性とに、構成上実用に供し得
る範囲で完全に逆の関係をもたせることが困難であり、
記録信号波形を完全に再現することができないという問
題を有している。
そこで、この発明は上記事情を考慮してなされたもので
、記録信号波形を完全に再現すること力（でき、しかも
構成簡易にして経済的に有利である極めて良好な雑音除
去回路を提供することを目的とする。
、記録信号波形を完全に再現すること力（でき、しかも
構成簡易にして経済的に有利である極めて良好な雑音除
去回路を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
この発明は、記録状態及び再生状態で記゛録信号及び再
生信号が選択的に一方の入力端に供給される演算増幅器
と、記録状態で演算増幅器の出力端と他方の入力端との
間に介在されて帰還路を構成し、演算増幅器から記録信
号を圧縮した信号を発生させるとともに、再生状態で演
算増幅器の帰還路から外れ再生信号を伸長した信号を発
生する圧縮伸長回路と、この圧縮伸長回路の入力端と演
算増幅器の出力端との間に介在され、記録状態で圧縮伸
長回路とともに演算増幅器の帰還路を構成して演算増幅
器の出力にエンファシス特性をもたせ、再生状態で演算
増幅器を介して出力される再生信号にディエンファシス
特性をもたせるディエンファシス回路とを備えるように
構成したものである。
生信号が選択的に一方の入力端に供給される演算増幅器
と、記録状態で演算増幅器の出力端と他方の入力端との
間に介在されて帰還路を構成し、演算増幅器から記録信
号を圧縮した信号を発生させるとともに、再生状態で演
算増幅器の帰還路から外れ再生信号を伸長した信号を発
生する圧縮伸長回路と、この圧縮伸長回路の入力端と演
算増幅器の出力端との間に介在され、記録状態で圧縮伸
長回路とともに演算増幅器の帰還路を構成して演算増幅
器の出力にエンファシス特性をもたせ、再生状態で演算
増幅器を介して出力される再生信号にディエンファシス
特性をもたせるディエンファシス回路とを備えるように
構成したものである。
（作用）
上記のような構成によれば、同じディエンファシス回路
を使用してエンファシス特性とディエンファシス特性と
を得られるようにしたので、記録信号波形を完全に再現
することができる。また、従来のように、新たに記録再
生スイッチや演算増幅器等を設置する必要がなく、構成
が簡易で経済的に有利とすることができる。
を使用してエンファシス特性とディエンファシス特性と
を得られるようにしたので、記録信号波形を完全に再現
することができる。また、従来のように、新たに記録再
生スイッチや演算増幅器等を設置する必要がなく、構成
が簡易で経済的に有利とすることができる。
（実施例）
以下、この発明の一実施例について図面を参照して詳細
に説明する。第１図において、第３図と同一部分には同
一記号を付して示し、ここでは異なる部分についてのみ
述べる。すなわち、ＦＭエンファシス回路１８をなくし
、演算増幅器１３の出力を直接ＦＭ処理部１９に供給す
るとともに、ＦＭディエンファシス回路２１を介してＮ
Ｒディエンファシス回路１４及びピーク検波回路１７に
供給するようにしている。また、再生時にＦＭ処理部１
９から出力される再生信号ＶＩＮＰは、記録再生スイッ
チ１２を介して演算増幅器Ｉ３の正入力端子に供給され
る。
に説明する。第１図において、第３図と同一部分には同
一記号を付して示し、ここでは異なる部分についてのみ
述べる。すなわち、ＦＭエンファシス回路１８をなくし
、演算増幅器１３の出力を直接ＦＭ処理部１９に供給す
るとともに、ＦＭディエンファシス回路２１を介してＮ
Ｒディエンファシス回路１４及びピーク検波回路１７に
供給するようにしている。また、再生時にＦＭ処理部１
９から出力される再生信号ＶＩＮＰは、記録再生スイッ
チ１２を介して演算増幅器Ｉ３の正入力端子に供給され
る。
上記のような構成によれば、記録時には、演算増幅器１
３の帰還路にＦＭディエンファシス回路２１が介在され
るため、記録信号ＶＩＮＲを１／２対数圧縮した後にＦ
Ｍエンファシス処理を施すことができるとともに、再生
時には、再生信号をＶＩＮＰ２倍の対数伸長する前に記
録時と同じＦＭディエンファシス回路２１によってＦＭ
ディエンファシス処理を施すことができる。
３の帰還路にＦＭディエンファシス回路２１が介在され
るため、記録信号ＶＩＮＲを１／２対数圧縮した後にＦ
Ｍエンファシス処理を施すことができるとともに、再生
時には、再生信号をＶＩＮＰ２倍の対数伸長する前に記
録時と同じＦＭディエンファシス回路２１によってＦＭ
ディエンファシス処理を施すことができる。
このため、ＦＭエンファシス特性とＦＭディエンファシ
ス特性とを完全に逆の関係となすことができ、記録波形
を完全に再現できるようになる。
ス特性とを完全に逆の関係となすことができ、記録波形
を完全に再現できるようになる。
また、回路的には、従来のＦＭエンファシス回路１８が
なくなり、新たに記録再生スイッチや演算増幅器等を設
置することもないので、構成が簡易で小型化に適し経済
的に有利とすることができる。
なくなり、新たに記録再生スイッチや演算増幅器等を設
置することもないので、構成が簡易で小型化に適し経済
的に有利とすることができる。
ここで、上記実施例の回路の伝達特性を計算すると、記
録時には、 ＶＯＲ＝ ＨＦＭ［（１／ ａ ）（ＨＮＲ／ ＨＷＥ
） Ｖ ＩＮＲＩ”・・・（１０） となり上記（３）式と一致し、再生時には、Ｖ ０Ｐ−
（１／ ＨＰＨ２）［α（ＨＷＥ／ＨＮＲ］ ＶＩＮＰ
２・・・（１１） となって、上記（６）式で ＤＩ”Ｍ″−ＨＰＭ とした場合と一致している。
録時には、 ＶＯＲ＝ ＨＦＭ［（１／ ａ ）（ＨＮＲ／ ＨＷＥ
） Ｖ ＩＮＲＩ”・・・（１０） となり上記（３）式と一致し、再生時には、Ｖ ０Ｐ−
（１／ ＨＰＨ２）［α（ＨＷＥ／ＨＮＲ］ ＶＩＮＰ
２・・・（１１） となって、上記（６）式で ＤＩ”Ｍ″−ＨＰＭ とした場合と一致している。
第２図は、この発明の他の実施例を示している。
これは、演算増幅器１３の出力を、ＮＲディエンファシ
ス回路とＦＭディエンファシス回路とを一体化した、伝
達特性が［ＨＰＨ・ＨＮＲＩ−１のディエンファシス回
路２５を介してＧＣＡＬ５に導くとともに、ＦＭディエ
ンファシス回路２１を介してピーク検波回路２１に導く
ようにしたもので、伝達特性は第１図に示した実施例の
回路と全く同じである。
ス回路とＦＭディエンファシス回路とを一体化した、伝
達特性が［ＨＰＨ・ＨＮＲＩ−１のディエンファシス回
路２５を介してＧＣＡＬ５に導くとともに、ＦＭディエ
ンファシス回路２１を介してピーク検波回路２１に導く
ようにしたもので、伝達特性は第１図に示した実施例の
回路と全く同じである。
ＶＨＳ７ｆｆ式のＨＩ ＦＩ ＶＴＲのエンファシス特
性は、第１図に示したように、ＮＲディエンファシス回
路１４の伝達特性とＦＭディエンファシス回路２１の伝
達特性とが、時定数５６μｓｅｃで連続するようになっ
ている。このため、ＦＭディエンファシスをＮＲディエ
ンファシスに組み込んでも、単に時定数が変わるだけで
設計変更等を行なう必要がなく素子数が増加することも
ない。また、ピーク検波回路１７は、ＦＭディエンファ
シス回路２１０時定数との関係で、そのフィルタ特性を
第２図に示したように変更する必要があるが、回路規模
としては第１図のものとほとんど変わることがない。
性は、第１図に示したように、ＮＲディエンファシス回
路１４の伝達特性とＦＭディエンファシス回路２１の伝
達特性とが、時定数５６μｓｅｃで連続するようになっ
ている。このため、ＦＭディエンファシスをＮＲディエ
ンファシスに組み込んでも、単に時定数が変わるだけで
設計変更等を行なう必要がなく素子数が増加することも
ない。また、ピーク検波回路１７は、ＦＭディエンファ
シス回路２１０時定数との関係で、そのフィルタ特性を
第２図に示したように変更する必要があるが、回路規模
としては第１図のものとほとんど変わることがない。
ここで、ＦＭディエンファシス回路２１を完全ＩＣ（集
積回路）内蔵アクティブフィルタで構成することを考え
る。完全ＩＣ内蔵アクティブフィルタでは、ＩＣ内部で
の素子のばらつきの影響を補償するための調整回路が必
要となるが、この種の調整機能付アクティブフィルタで
は、Ｓ／Ｎやひずみが悪化し易くなるのが一般的である
。このため、音声信号経路中に、ＦＭディエンファシス
回路２１とＮＲディエンファシス回路１８とが存在する
と、これらのフィルタを完全ＩＣ内蔵しようとした場合
、音声信号のＳ／Ｎやひずみが悪化してしまうものであ
る。
積回路）内蔵アクティブフィルタで構成することを考え
る。完全ＩＣ内蔵アクティブフィルタでは、ＩＣ内部で
の素子のばらつきの影響を補償するための調整回路が必
要となるが、この種の調整機能付アクティブフィルタで
は、Ｓ／Ｎやひずみが悪化し易くなるのが一般的である
。このため、音声信号経路中に、ＦＭディエンファシス
回路２１とＮＲディエンファシス回路１８とが存在する
と、これらのフィルタを完全ＩＣ内蔵しようとした場合
、音声信号のＳ／Ｎやひずみが悪化してしまうものであ
る。
ところが、第２図に示した構成では、音声信号経路中に
はＮＲディエンファシス回路とＦＭディエンファシス回
路とを一体化したディエンファシス回路２５が存在して
いるだけであるので、この時定数回路を従来通りの外付
は素子で構成すれば、Ｓ／Ｎやひずみの悪化要因がなく
なるという利点がある。
はＮＲディエンファシス回路とＦＭディエンファシス回
路とを一体化したディエンファシス回路２５が存在して
いるだけであるので、この時定数回路を従来通りの外付
は素子で構成すれば、Ｓ／Ｎやひずみの悪化要因がなく
なるという利点がある。
なお、ピーク検波回路１５の前段のＦＭディエンファシ
ス回路２１については、制御経路中に介在されているも
のであり、後に大容二コンデンサでビ−クホールドされ
てＤＣ（直流）電圧を得るためだけに使用されるもので
あるから、ここでのＦＭディエンファシス回路２１によ
るＳ／Ｎやひずみの悪化は、音声信号の品位の悪化要因
にはならない。
ス回路２１については、制御経路中に介在されているも
のであり、後に大容二コンデンサでビ−クホールドされ
てＤＣ（直流）電圧を得るためだけに使用されるもので
あるから、ここでのＦＭディエンファシス回路２１によ
るＳ／Ｎやひずみの悪化は、音声信号の品位の悪化要因
にはならない。
また、このＦＭディエンファシス回路２１の極時定数は
、２４μＳＯＣよりも小さくなっているため、５６μｓ
ｅｃに比べて低容量で済むという利点もあり、ＩＣ内蔵
化に有利となっている。
、２４μＳＯＣよりも小さくなっているため、５６μｓ
ｅｃに比べて低容量で済むという利点もあり、ＩＣ内蔵
化に有利となっている。
なお、この発明は上記各実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施すること１ができる。
く、この外その要旨を逸脱しない範囲で種々変形して実
施すること１ができる。
［発明の効果］ ｊ
以上詳述したようにこの発明によれば、記録信号波形を
完全に再現することができ、しかも構成簡易にして経済
的に有利である極めて良好な雑音除去回路を提供するこ
とができる。
完全に再現することができ、しかも構成簡易にして経済
的に有利である極めて良好な雑音除去回路を提供するこ
とができる。
第１図はこの発明の一実施例を示すブロック構成図、第
２図はこの発明の他の実施例を示すブロック構成図、第
３図及び第４図はそれぞれ従来の雑音除去回路を示すブ
ロック構成図である。 １１・・・入出力信号処理部、１２・・・記録再生スイ
ッチ、Ｉ３・・・演算増幅器、１４・・・ＮＲディエン
ファシス回路、１５・・・ＧＣＡ、１１３・・・記録再
生スイッチ、１７・・・ピーク検波回路、１８・・・Ｆ
Ｍエンファ゛シス回路、１９・・・ＦＭ処理部、２ａ・
・・ヘッド、２１・・・ＦＭディエンファシス回路、２
２・・・記録再生スイッチ、２３・・・ＦＭディエンフ
ァシス回路、２４・・・演算増幅器、２５・・・ディエ
ンファシス回路。 出願人代理人 弁理士 鈴江武彦
２図はこの発明の他の実施例を示すブロック構成図、第
３図及び第４図はそれぞれ従来の雑音除去回路を示すブ
ロック構成図である。 １１・・・入出力信号処理部、１２・・・記録再生スイ
ッチ、Ｉ３・・・演算増幅器、１４・・・ＮＲディエン
ファシス回路、１５・・・ＧＣＡ、１１３・・・記録再
生スイッチ、１７・・・ピーク検波回路、１８・・・Ｆ
Ｍエンファ゛シス回路、１９・・・ＦＭ処理部、２ａ・
・・ヘッド、２１・・・ＦＭディエンファシス回路、２
２・・・記録再生スイッチ、２３・・・ＦＭディエンフ
ァシス回路、２４・・・演算増幅器、２５・・・ディエ
ンファシス回路。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１）記録状態及び再生状態で記録信号及び再生信号が
選択的に一方の入力端に供給される演算増幅器と、記録
状態で前記演算増幅器の出力端と他方の入力端との間に
介在されて帰還路を構成し、前記演算増幅器から前記記
録信号を圧縮した信号を発生させるとともに、再生状態
で前記演算増幅器の帰還路から外れ前記再生信号を伸長
した信号を発生する圧縮伸長回路と、この圧縮伸長回路
の入力端と前記演算増幅器の出力端との間に介在され、
記録状態で前記圧縮伸長回路とともに前記演算増幅器の
帰還路を構成して前記演算増幅器の出力にエンファシス
特性をもたせ、再生状態で前記演算増幅器を介して出力
される再生信号にディエンファシス特性をもたせるディ
エンファシス回路とを具備してなることを特徴とする雑
音除去回路。 - （２）前記圧縮伸長回路は、前記ディエンファシス回路
の出力が供給されるノイズリダクションディエンファシ
ス回路と、このノイズリダクションディエンファシス回
路の出力が供給される可変利得回路と、前記ディエンフ
ァシス回路の出力をピーク検波して前記可変利得回路の
制御電圧を生成するピーク検波回路とから構成されるこ
とを特徴とする請求項１記載の雑音除去回路。 - （３）前記ディエンファシス回路は、前記ノイズリダク
ションディエンファシス回路の直前と前記ピーク検波回
路の直前とに、それぞれ設置されることを特徴とする請
求項２記載の雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871888A JP2685809B2 (ja) | 1988-06-06 | 1988-06-06 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871888A JP2685809B2 (ja) | 1988-06-06 | 1988-06-06 | 雑音除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01307971A true JPH01307971A (ja) | 1989-12-12 |
| JP2685809B2 JP2685809B2 (ja) | 1997-12-03 |
Family
ID=15228517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13871888A Expired - Lifetime JP2685809B2 (ja) | 1988-06-06 | 1988-06-06 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685809B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043364A (ja) * | 1990-04-19 | 1992-01-08 | Nec Ic Microcomput Syst Ltd | ノイズリダクションシステム |
-
1988
- 1988-06-06 JP JP13871888A patent/JP2685809B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043364A (ja) * | 1990-04-19 | 1992-01-08 | Nec Ic Microcomput Syst Ltd | ノイズリダクションシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2685809B2 (ja) | 1997-12-03 |
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