JPH01307972A - パルス処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パルス信号を処理するパルス処理回路に関
するものであり、特に情報記録媒体からの情報を含むパ
ルス信号の処理に適したものである０ 〔従来の技術〕 第５図は例えば特願昭６２−２２０２９７号に示された
従来のパルス処理回路を用いて情報記録媒体からの情報
信号を処理する情報信号処理回路のブロック図であり、
図において（１）は情報記録媒体（図示せず）にレーザ
ー光（図示せず）を照射して得られる情報信号のうち、
必要帯域以外の雑音成分を除去するフィルター回路、（
２）は所定の倍率で情報信号を増幅する初段増幅器、（
３）は各々の情報信号の情報記録媒体（図示せず）上の
記録位置に応じて信号の減衰量即ちアッテネータ−量３
Ａを調整して、すべての情報信号の大きさをほぼ一定値
とするアッテネータ−回路、（４）は情報記録媒体（図
示せず）から情報信号を読み取るためのレーザー光（図
示せず）の出力変化や情報記録媒体（図示せず）の反射
率の変化等に対しても、情報信号の大きさを一定値に保
つためのオートマチイック・ゲイン・コントロール増幅
器（以下ＡＧＣ増幅器と称する）、（５）はＡＧＣ増幅
器（４）からの一定出力信号（４ａＡ）を微分する微分
回路、（６）は微分回路（５）の出力信号（５ａＡ）を
入力して、情報信号の先頭部であるヘッダ一部の情報に
対応したパルス（６ａＡ）を出力するヘッダー検出回路
であり、従来のパルス処理回路を用いて構成されている
。（７）は上記ヘッダ一部に続くアドオンデータ部と呼
ばれる部分の情報信号を検出するアドオンデータ検出Ｉ
ｎ、（８）はアドオンデータ検出回路の出力（７ａＡ）
をうけてパルスを発生するパルス発生回路である〇第６
図は上記ヘッダー検出回路（６）の詳細構成図であり、
（９）は入力信号（５ａＡ）と基準信号ｖ１との大きさ
を比較してセットパルス信号Ｓ１を出力するコンパレー
ター、００は入力信号（５ａＡ）と基準信号Ｖ２との大
きさを比較してリセットパルス信号Ｓｔを出力するコン
パレーター、αηは上記の信号Ｓ１をセット端子Ｓに入
力してパルスを発生し、信号Ｓ２をリセット端子Ｒに入
力してこのパルスを停止するフリップフロップ回路（以
下、ＦＦ回路と称する）であり、Ｂはパルス出力を示す
。

第７図は情報記録媒体（図示せず）から得られる情報信
号の詳細構成図であり、ヘッダ一部（ハ）と呼ばれる部
分とアドオンデータ部（ト）と呼ばれる部分とからなる
。ヘッダ一部（ハ）はさらに、信号処理を容易に行なえ
るよう、信号周波数の同期をとる手助けをするためのセ
クターマークと、情報記録媒体（図示せず）上の記録位
置を記録したアドレスとからなり、これらは情報記録媒
体（図示せず）上にあらかじめ記録されている。

アドオンデータ部０は、情報データが記録されているか
どうかを示すフラグ部分と、情報データの処理速度を増
すために設けられたプリアングル部分と、情報データ部
分とからなり、この情報データ部分は情報記録装置（図
示せず）により情報記録媒体（図示せず）上に追記され
る部分である。

又、ヘッダ一部（６）の前及びアドオンデータ部（ト）
の後には、情報データの記録されていないギャップ部が
ある。

第８図は旦記情報信号の波形図であり、横軸は時間、縦
軸は電圧である。ヘッダ一部（ハ）の信号波形は約Ｉ　
ＭＨｚ　、アドオンデータ部（ト）の信号波形は数ＭＨ
ｚの周波数を有する。

第９図は、第８図の拡大図であると共に、第５図の回路
の動作説明のための波形図、第１０図及び第１１図は第
５図のうちのヘッダー検出回路（６）の動作説明のため
の波形図である。

従来のパルス処理回路を用いた情報信号処理回路は上記
のように構成され、情報記録媒体（図示せず）から得ら
れた情報信号は、第５図におけるフィルター回路（１）
を通って雑音成分が除かれ、初段増幅器（２）により増
幅され、アッテネータ回路（３）及びＡＧＣ増幅器（４
）を通ることにより一定の大きさに調整された出力信号
（４ａＡ）を出力する。これを微分回路（５）が微分し
て第９図に示す微分出力信号（５ａＡ）をヘッダー検出
回路（６）及びアドオンデータ検出回路（７）へ送出す
る。ヘッダー検出回路（６）は微分出力信号（５ａＡ）
波形の両極性のピーク部分を検出し、第９図に示すパル
ス出力信号（６ａＡ）を出力する。これを基準信号と比
較することによりヘッダ一部（９）の情報信号を検出、
再生する。一方、アドオンデータ検出回路（７）は、微
分出力信号（５ａＡ）の波形のうちの所定レベル（第９
図の第３コンパレートレベル２）以上の部分を検出し、
この部分に対応するパルス出力信号（７ａＡ）を出力す
る。

パルス発生回路（８）はこれを受けて、この信号（７ａ
Ａ）のうちから雑音に基づく疑似パルスを除去し、アド
オンデータ部（ト）の情報信号に基づくパルス信号のみ
を出力する。

次に、従来のパルス処理回路が使われているヘッダー検
出回路（６）の動作の詳細を第６図、第１０図。

第１１図に基いて説明する。第６図において入力信号５
ａ八が与えられると、コンパレーター（９）及び６０）
はこの信号５ａＡの大きさを基準信号Ｖ１．　Ｖ、の大
きさと比較して、信号５ａＡが基準信号ｖ１より大きい
ときは、コンパレーター（９）はＨレベルのセットパル
スＳ１を出力し、信号Ａが基準信号■より小さいときは
コンパレーターα０はＨレベルのリセットパルスＳ２を
出力する。このセットパルスＳ１をＦＦ回路αｐのＳ（
セツート）端子に入力すると、ＦＦ回路αυはパルスを
発生し、上記のリセットパルスＳ、をＲ（リセット）端
子に入力すると、このパルスの発生を停止する。即ち、
ＦＦ回路αυの出力（５ａＡ）は、セットパルスＳ１か
らリセットパルスＳ、の間だけ出力され、第１０図に示
すような出力波形Ｂとなる。換言すれば、Ｈレベルのセ
ットパルス８重を入力してＦＦ回路０℃の出力ＢはＨレ
ベルとなり、ＨレベルのリセットパルスＳ、を入力して
出力ＢはＬレベルに変化する。

〔発明が解決しようとする課題〕

上記のような従来のパルス処理回路を用いた情報信号処
理回路では、情報記録媒体（図示せず）の表面の傷等に
より、情報信号のギャップ部（第７図参照）に第１１図
に示すような微小異常信号Ａ１が発生した場合、微分回
路（５）の出力（５ａＡ）は第１１図に示したような異
常波形Ａ、を生じる。即ち、ヘッダー検出回路（６）の
入力５ａＡは、上記異常波形Ａ２により基準信号ｖｉよ
りは大きいが、基準信号■より小さくならないため、コ
ンパレーターＱ０からはＨレベルのリセットパルスＳ２
が出力されず、そのためＦＦ回路συのパルス出力Ｂは
異常に長い持続時間を有する。情報信号の検出、再生は
パルス出力Ｂの持続時間等を基準信号の持続時間等と比
較して行なうので、上記のような現象が発生すれば、情
報信号を正、シ＜検出、再生できなくなる恐れが生じる
という課題があった。

この発明は、かかる課題を解決するためになされたもの
で、異常信号が発生しても情報信号を正しく検出、再生
できる情報信号処理回路を構成するパルス処理回路を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係るパルス処理回路は、セットパルスとこれ
に所定時間をおいて後続するリセットパルスからなるパ
ルス対が入力されるフリップフロップ回路と、上記セッ
トパルスより駆動されるリセットパルス発生回路とを備
えたものである。

〔作用〕

この発明においては、リセットパルス発生回路が、セッ
トパルスより駆動され、上記所定時間以上経過後にフリ
ップフロップ回路をリセットするパルスを出力する。

〔実施例〕

第１図及び第２図はこの発明によるパルス処理回路を情
報記録媒体（図示せず）からの情報信号を処理する情報
信号処理回路へ適用した例を示すもので、第２図は情報
信号処理回路のブロック図テアリ・（１）〜（５）は第
５図に示された従来のものと同一である。（６Ａ）は本
発明によるパルス処理回路を適用したヘッダー検出回路
であって、第１図に示すように構成されている。即ち、
第１図に於て、コンパレーター（９）及びα０．ＦＦ回
路Ｑηは従来のものと同様である。＠はコンパレーター
（９）の出力であるセットパルスＳ１を入力し、所定時
間以上経過後にＦＦ回路αυをリセット可能なパルスＳ
、を出力するリセットパルス発生回路、α騰はこのリセ
ットパルス発生回路（２）の出力Ｓ３及びコンパレータ
ーαＱの出力であるリセットパルスＳｔとを入力して、
これらの論理和演算を行なう論理和（ＯＲ）回路であり
、その出力Ｓ、はＦＦ回路αυのＲ（リセット）端子に
入力するように構成されている。

第３図は上記のリセットパルス発生回路＠の具体的な構
成を示す回路図であり、α→はセットパルスＳｌを入力
してパルス対Ｓ、及びＳ、を発生するワンショット回路
、Ｑ！１９及びαＱはワンショット回路α→と接続され
た抵抗及びコンデンサーであり、これらはワンショット
回路ａ＜のＱ端子の出力するパルスＳ、のパルス幅を決
定するためのものである。０７）は上記Ｑ端子に接続さ
れ、抵抗（至）及びコンデンサー〇侍からなるフィルタ
ー回路であり、パルスＳ、の立ち上がり、及び立ち下が
りの箇所を滑らかにするためのものである。（ホ）はこ
のフィルター回路ａηの出力Ｓ、及びワンショット回路
（１４の反転出力端子Ｑからの出力Ｓ６を入力し、これ
らの論理積演算を行なう論理積（ＡＮＤ）回路であり、
その出力はパルスＳ３である。

上記のように構成・された情報信号処理回路において、
第２図に示すフィルター回路（１）、初段増幅器（２）
、アッテネータ−回路（３）、ＡＧＣ増幅器（４）、微
分回路（５）の動作は従来と同様であり省略する。

さて、第１図に示すヘッダー検出回路（６Ａ）に情報記
録媒体（図示せず）から得られた情報信号を有する信号
５ａＡ、即ち第５図に示す微分回路（５）の出力が入力
される。この信号５ａＡが第１０図に示すような正常信
号の場合は、ヘッダー検出回路（６Ａ）の動作は従来の
場合と同様である。即ち、コンパレーター（９）、ＱＯ
によりＨレベルのセットパルスＳ、とＨレベルのリセッ
トパルスＳ２とが所定時間をおいて出力され、それぞれ
ＦＦ回路αυのＳ端子及び論理和回路ａ３を経てＲ端子
へ送出され、ＦＦ回路αυは第１０図に示すようなパル
ス出力５ａＡを発生する。これは論理和回路（１３が、
Ｈレベルの信号を入力すれば、その入力信号がＳ、でも
Ｓ、でも、そのいずれかを出力するように動作するから
である。

又、セットパルスＳ１を入力してから上記の所定時間以
上経過後にリセットパルス発生回路（６）がＦＦ回路０
υをリセット可能なパルスＳ、を発生し、このパルスＳ
、もＨレベルの信号なので論理和回路（至）を通過する
が、このパルスＳ３は既にリセットパルスＳ２がＦＦ回
路αυに入力した後１こ入力するようになっているので
問題は生じない。何故なら、これらのパルスＳ５．Ｓ、
は共にＦＦ回路αηの出力６ａＡの発生を停止させる信
号だからである。

次に、情報記録媒体（図示せず）の表面の傷等により、
情報信号のうちの本来信号成分を有しないはずのヂャツ
プ部（第７図参照）に微小異常信号が発生し、このため
ヘッダー検出回路（６Ａ）へ第４図に示すような異常信
号Ａ１が入力する場合を説明する。第４図はヘッダー検
出回路（６Ａ）及びこれを構成するリセットパルス発生
回路＠の動作を説明するための波形図である。

第４図に示す異常信号Ａ、は、その先頭の部分に基準信
号Ｖ！よりも小さくなる箇所をもたない。従って第１図
に示すコンパレーター（１０はＨレベルのリセットパル
スＳ！をこの箇所では出力しない。しかしリセットパル
ス発生回路（６）のワンショット回路（１４）はコンパ
レーター（９）の出力するセットパルスＳｔを受けて、
そのＱ端子からパルスＳうを、Ｑ端子からＳうに対する
反転出力であるパルスＳ６を同時に出力する。これらの
パルスの幅は抵抗（至）及びコンデンサー（ＩＩＯ値に
より最適の幅となるように選ばれる。そして、フィルタ
ー回路αηはパルスＳ、の立ち上がり及び立ち下がりの
箇所を滑らかにする働きをし、パルスＳ、をより滑らか
な波形を有するパルス８丁に変える。このパルスＳ７及
び反転出力であるパルスＳ６の両方が論理積回路（１）
に送出される。

論理積回路（１）はこれら両パルスの共通出力箇所を検
出し、この箇所でパルスＳ３を出力する。このＨレベル
のパルスＳ３が論理和回路α埠を経てＦＦ回路Ｑυ（７
）　Ｒ（ＩＪ上セツト端子に入力し、ＦＦ回路αυの出
力Ｂの発生を停止させる。従ってＦＦ回路（６）の出力
６ａＡは正常な信号５ａＡが入力した時とほぼ同様な第
４図に示すような波形となり、これを基準信号と比較し
て情報記録媒体（図示せず）からの情報信号を検出、再
生するので、何ら問題を生じない。即ち、第７図に示す
構成の情報信号のヘッダ一部（ハ）を正しく検出、再生
することができる。

第７図のアドオンデータ部（ト）の検出、再生は従来の
場合と同様である。

なお、上記実施例ではリセットパルス発生回路＠の構成
例として、フンショット回路α→とフィルター回路α力
と論理積回路翰とから構成する場合を示したが、カウン
ター回路の分周回路を用いたり、シフトレジスター回路
などを用いて構成してもよい。即ち、セットパルスＳ１
の発生後、所定時間以上を経過して、リセットパルスＳ
、と等価なパルスＳ、を発生する回路が構成できればよ
い。

〔発明の効果〕

この発明によるパルス処理回路は以上説明したとおり、
セットパルスとリセットパルスからなるパルス対が入力
されるフリップフロップ回路ト、゛セットパルスより駆
動されフリップフロップ回路をリセットするパルスを出
力するリセットパルス発生回路とを備えたので、セット
パルスのみを有する信号がフリップフロップ回路に入力
してもフリップフロップ回路をリセットすることが出来
、従って例えば情報記録媒体からの情報を含む信号処理
に用いた場合、異常信号が入力されても誤動作する事が
無いという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるパルス処理回路を用
いたヘッダー検出回路の回路図、第２図は第１図の回路
を用いた情報処理回路のブロック図、第３図はリセット
パルス発生回路の詳細回路構成図、第４図は第１図及び
第３図の動作説明用の波形図、第５図は従来の情報処理
回路のブロック図、第６図は従来のパルス処理回路を用
いたへラダー検出回路の回路構成図、第７図は情報信号
の詳細構成図、第８図は第７図に示す情報信号の波形図
、第９図は第５図の回路の動作説明用の波形図、第１０
図及び第１１図は第６図に示すヘッダー検出回路の動作
説明用の波形図である。 図において、ＯＩ）はフリップフロップ回路、（６）は
リセットパルス発生回路である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）セットパルスとこれに所定時間をおいて後続する
   リセットパルスからなるパルス対が順次入力されるフリ
   ップフロップ回路と、上記セットパルスより駆動され、
   上記所定時間以上経過後にパルスを出力し、この出力パ
   ルスにより上記フリップフロップ回路をリセットするリ
   セットパルス発生回路とを備えたことを特徴とするパル
   ス処理回路。