JPS62175992A - マルチポ−トメモリ - Google Patents
マルチポ−トメモリInfo
- Publication number
- JPS62175992A JPS62175992A JP61017515A JP1751586A JPS62175992A JP S62175992 A JPS62175992 A JP S62175992A JP 61017515 A JP61017515 A JP 61017515A JP 1751586 A JP1751586 A JP 1751586A JP S62175992 A JPS62175992 A JP S62175992A
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- Japan
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- circuit
- boat
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マルチボートメモリにおいて、データ出力の前段にラッ
チを設け、複数ボートが同一番地を選択し、かつ一つの
ボートに書込みが行なわれている期間は、他ボートのラ
ッチが反転することを禁止するようにし、不定データの
出力を防止する。
チを設け、複数ボートが同一番地を選択し、かつ一つの
ボートに書込みが行なわれている期間は、他ボートのラ
ッチが反転することを禁止するようにし、不定データの
出力を防止する。
本発明は半導体記憶装置に係り、特に書込み及び読出し
を複数のボートから行なえるようにしたマルチボートメ
モリに関する。
を複数のボートから行なえるようにしたマルチボートメ
モリに関する。
従来の通常のＲＡＭの構成は、マトリクス状のセルブロ
ックと、そのブロック内を選択するための行デコーダと
コラムデコーダを有し、それぞれの選択された行と列の
交点の情報を出力に続出したり、書込んだりする。この
ＲＡＭの入出力ボートは一つであり （シングルボート
ＲＡＭ）、入力／出力回路（１１０回路）で入力と出力
の切換を行ない、データＯＵＴを出力するか、或いはデ
ータＩＮの情報を書込むかしている。
ックと、そのブロック内を選択するための行デコーダと
コラムデコーダを有し、それぞれの選択された行と列の
交点の情報を出力に続出したり、書込んだりする。この
ＲＡＭの入出力ボートは一つであり （シングルボート
ＲＡＭ）、入力／出力回路（１１０回路）で入力と出力
の切換を行ない、データＯＵＴを出力するか、或いはデ
ータＩＮの情報を書込むかしている。
これに対して、複数のボートを持ち、メモリセルは共有
し、それぞれのボートからメモリを独立にアクセスでき
る多ボートＲＡＭが知られている。
し、それぞれのボートからメモリを独立にアクセスでき
る多ボートＲＡＭが知られている。
従来の多ポー１−ＲＡＭを説明するにあたり、ここでは
簡単のために、ボートが２つ、即ちデュアルボートＲＡ
Ｍを例にとって説明する。
簡単のために、ボートが２つ、即ちデュアルボートＲＡ
Ｍを例にとって説明する。
第５図に従来例１のデュアルポー）ＲＡＭのメモリセル
部分を示している。第５図において、セルは原則として
Ｆ／Ｆ （フリップフロップ）で構成される。これは、
デュアルボートＲＡＭではボートＡ、Ｂの両方から非同
期にアクセスがかかるために読出しによって一時的にも
メモリセルが破壊される型のセル（例えば１トランジス
タセル）は使用できない為である。
部分を示している。第５図において、セルは原則として
Ｆ／Ｆ （フリップフロップ）で構成される。これは、
デュアルボートＲＡＭではボートＡ、Ｂの両方から非同
期にアクセスがかかるために読出しによって一時的にも
メモリセルが破壊される型のセル（例えば１トランジス
タセル）は使用できない為である。
第５図において、５１と指示するのがＦ／Ｆ型のスタテ
ィック・メモリセルであり、２つのボートをＡ、Ｂとし
て、それぞれのボートに対応する２つのワード線ＷＬＡ
、ＷＬＢと、２組のビット線ＢＬＡ。
ィック・メモリセルであり、２つのボートをＡ、Ｂとし
て、それぞれのボートに対応する２つのワード線ＷＬＡ
、ＷＬＢと、２組のビット線ＢＬＡ。
ＢＬ＾バー（ＢＬＡバー： ＢＬＡの反対位相の信号、
以下同様に示す）及び、 ＢＬＢ 、 ＢＬＢバーと
を有する。
以下同様に示す）及び、 ＢＬＢ 、 ＢＬＢバーと
を有する。
そして、Ａボートに属するワード線ＷＬＡと、Ｂボート
に属するワード線ＷＬＢにはそれぞれ独立にトランスフ
ァーゲートのトランジスタを設けている。
に属するワード線ＷＬＢにはそれぞれ独立にトランスフ
ァーゲートのトランジスタを設けている。
このように構成されているので、Ａ、Ｂボートの各々の
ワード線を独立に選択することができ、各ボートに附属
しているビットラインからセルに情報を書込み或いはセ
ルの１ｎ報を読出すことができる。 “ 第６図に第５図のメモリ方式の全体図を示してあり、セ
ルブロックの両側にＡ及びＢボートの７′ドレスデコー
ダ即ち、行デコーダ（Ａ）１行デコーダ（Ｂ）、列デコ
ーダ（Ａ）１列デコーダ（Ｂ）を配置しており、それぞ
れのボートの列デコーダ（Ａ）、（Ｂ）には、Ｉ１０回
路（Ａ）及びＩ１０回路ＣＢ）が備えられている。そし
て、各行デコーダ、にはワードアドレス信号（Ａｏ ”
−Ａ ｉ （Ａ））または（Ａｏ ＝Ａ ｉ （Ｂ
） ”Ｊが印加され、（１１０回路（Ａ））には書込み
信号（ＷＥ （Ａ）バー）、データ入力ＣＤＩＮ（Ａ）
）及びデータ出力（ＤＯＩＪＴ （Ａ） ）が接続し
、〔１１０回路（Ｂ））には書込み信号（ＷＥ （Ｂ）
バー〕、データ入力ＣＤＩＮ（Ｂ））及びデータ出力（
ＤＯＵＴ （Ｂ））が接続している。また、セルブロ
ックのＡボートのアドレスの列デコーダ（Ａ）には、そ
れぞれにＡボートのコラムアドレス信号（Ａｊ＝Ａｎ（
Ａ）〕が与えられ、Ｂボートのアドレスのコラムデコー
ダにはＢボートのコラムアドレス信号（Ａｊ−Ａｎ （
Ｂ））が接続している。
ワード線を独立に選択することができ、各ボートに附属
しているビットラインからセルに情報を書込み或いはセ
ルの１ｎ報を読出すことができる。 “ 第６図に第５図のメモリ方式の全体図を示してあり、セ
ルブロックの両側にＡ及びＢボートの７′ドレスデコー
ダ即ち、行デコーダ（Ａ）１行デコーダ（Ｂ）、列デコ
ーダ（Ａ）１列デコーダ（Ｂ）を配置しており、それぞ
れのボートの列デコーダ（Ａ）、（Ｂ）には、Ｉ１０回
路（Ａ）及びＩ１０回路ＣＢ）が備えられている。そし
て、各行デコーダ、にはワードアドレス信号（Ａｏ ”
−Ａ ｉ （Ａ））または（Ａｏ ＝Ａ ｉ （Ｂ
） ”Ｊが印加され、（１１０回路（Ａ））には書込み
信号（ＷＥ （Ａ）バー）、データ入力ＣＤＩＮ（Ａ）
）及びデータ出力（ＤＯＩＪＴ （Ａ） ）が接続し
、〔１１０回路（Ｂ））には書込み信号（ＷＥ （Ｂ）
バー〕、データ入力ＣＤＩＮ（Ｂ））及びデータ出力（
ＤＯＵＴ （Ｂ））が接続している。また、セルブロ
ックのＡボートのアドレスの列デコーダ（Ａ）には、そ
れぞれにＡボートのコラムアドレス信号（Ａｊ＝Ａｎ（
Ａ）〕が与えられ、Ｂボートのアドレスのコラムデコー
ダにはＢボートのコラムアドレス信号（Ａｊ−Ａｎ （
Ｂ））が接続している。
ところが、特別の場合として、Ａ、８両ボートが同一番
地を選択する場合があり得る。この場合、両ボートが読
出しモードであれば問題はないが、少なくとも一方が書
込みモードであると次の問題がおこる。
地を選択する場合があり得る。この場合、両ボートが読
出しモードであれば問題はないが、少なくとも一方が書
込みモードであると次の問題がおこる。
ｉ）両ボートとも書込みの場合：互いに異なるデータを
書込む場合、セルの記憶情報が「不定」となる。
書込む場合、セルの記憶情報が「不定」となる。
ｉｉ）片方が書込みの場合：Ａ、８両ボートが同一番地
を選択する場合を第７図の動作波形図に示している。図
において、＊で指示するのが八、Ｂボートの選択番地が
一致した場合を表すものとする。
を選択する場合を第７図の動作波形図に示している。図
において、＊で指示するのが八、Ｂボートの選択番地が
一致した場合を表すものとする。
第７図のように、一方のボート（ここではＡボートとす
る）の書込み信号（ＷＥ （Ａ）バー〕が「Ｌ」でＡボ
ートに与えられたアドレス［Ａ （Ａ）］にデータを書
込む場合、Ａボートが書込み中の期間（τＩ）、他方の
Ｂボートのアドレス（Ａ （Ｂ））のデータ出力（ＤＯ
ＵＴ（Ｂ））は、書込みデータの影響を受けるため「不
定」となる可能性がある。
る）の書込み信号（ＷＥ （Ａ）バー〕が「Ｌ」でＡボ
ートに与えられたアドレス［Ａ （Ａ）］にデータを書
込む場合、Ａボートが書込み中の期間（τＩ）、他方の
Ｂボートのアドレス（Ａ （Ｂ））のデータ出力（ＤＯ
ＵＴ（Ｂ））は、書込みデータの影響を受けるため「不
定」となる可能性がある。
そこで、従来例２として、第８図に示すように、前記の
障害を回避するために、Ａ、８両ボートのアクセスが一
致した場合、その一方（例えば後着Ｂボート）に対して
、Ａ、８両ボートのアドレスが一致しているτ２の期間
、（ＢＵＳＹ（Ｂ”）バー〕信号を出力し、これを該ボ
ートを制御するｃｐｕに送って、該ｃｐυの動作を一時
停止（ｌ（ＡＬＴ）することが行なわれる。これによっ
て、ＣＰＵの読出し動作も停止されるため、問題の期間
（τＩ）の不定データがＣＰＵに取り込まれることもな
くなる。但し、この場合、両ボートのアドレスが一致し
ている期間（τ２）は、一方のＣＰｕは動作停止される
ため、システムの稼働率は当然低下し、これが新な問題
となる。
障害を回避するために、Ａ、８両ボートのアクセスが一
致した場合、その一方（例えば後着Ｂボート）に対して
、Ａ、８両ボートのアドレスが一致しているτ２の期間
、（ＢＵＳＹ（Ｂ”）バー〕信号を出力し、これを該ボ
ートを制御するｃｐｕに送って、該ｃｐυの動作を一時
停止（ｌ（ＡＬＴ）することが行なわれる。これによっ
て、ＣＰＵの読出し動作も停止されるため、問題の期間
（τＩ）の不定データがＣＰＵに取り込まれることもな
くなる。但し、この場合、両ボートのアドレスが一致し
ている期間（τ２）は、一方のＣＰｕは動作停止される
ため、システムの稼働率は当然低下し、これが新な問題
となる。
本発明においては、各ボートのデータ出力の前段にそれ
ぞれ設けられたラッチ回路と、複数ボートが同一番地を
選択し、かつその一つのボートの書込みが行なわれてい
ることを検出し、該検出時にデータ出力制御信号を発生
するデータ出力制御回路とを有し、他の同一番地を選択
しているボートの前記ラッチ回路は、該データ出力制御
信号の印加期間は、反転が禁止されることを特徴とする
マルチボートメモリを提供する。
ぞれ設けられたラッチ回路と、複数ボートが同一番地を
選択し、かつその一つのボートの書込みが行なわれてい
ることを検出し、該検出時にデータ出力制御信号を発生
するデータ出力制御回路とを有し、他の同一番地を選択
しているボートの前記ラッチ回路は、該データ出力制御
信号の印加期間は、反転が禁止されることを特徴とする
マルチボートメモリを提供する。
第１図の動作波形図をとってデュアルボートＲＡＭの場
合で説明すると、本願発明では、従来例のデータＯＵＴ
（ここでは（ＤＯＵＴ （Ｂ） ）を示す）をラ
ッチ回路に入力し、このラッチ回路を両ボートのアドレ
ス（Ａ （Ａ） 、 Ａ （Ｂ） ）が一致し、かつ
、相手方のＡボートに書込みが行なわれている期間（第
１図のτ３）反転禁止するようにして、書込み信号［Ｗ
Ｅ （Ａ）バー〕立ち上り（書込み完了）までは該当番
地に保持されていた旧データを、また、（ＷＥ （Ａ）
バー〕立ち上り後は該当番地に書込まれた新データをＢ
ボートの該ラッチ回路のデータ出力（以下では（ＤＯＵ
Ｔ （Ｂ） ＊）と指示する）に設定するようにして
いる。
合で説明すると、本願発明では、従来例のデータＯＵＴ
（ここでは（ＤＯＵＴ （Ｂ） ）を示す）をラ
ッチ回路に入力し、このラッチ回路を両ボートのアドレ
ス（Ａ （Ａ） 、 Ａ （Ｂ） ）が一致し、かつ
、相手方のＡボートに書込みが行なわれている期間（第
１図のτ３）反転禁止するようにして、書込み信号［Ｗ
Ｅ （Ａ）バー〕立ち上り（書込み完了）までは該当番
地に保持されていた旧データを、また、（ＷＥ （Ａ）
バー〕立ち上り後は該当番地に書込まれた新データをＢ
ボートの該ラッチ回路のデータ出力（以下では（ＤＯＵ
Ｔ （Ｂ） ＊）と指示する）に設定するようにして
いる。
上記本発明においては、このＣＤ０ＵＴ ＣＢ）
＊〕等のラッチ回路の出力をＲＡＭのデータ出力とする
ことによって、従来例１のような不定データの出力が回
避できる。
＊〕等のラッチ回路の出力をＲＡＭのデータ出力とする
ことによって、従来例１のような不定データの出力が回
避できる。
本発明の実施例の半導体記憶装置の全体図を第２図に示
し、メモリセル構造及び基本的構成は先に説明した第５
図及び第６図と同様であり、対応部分には同一符号で指
示している。第２図において、第６図のＡ、８両ボート
のデータ出力（ＤＯＵＴ（Ａ））及び（ＤＯＵＴ （
Ｂ） ）にそれぞれラッチ回路Ｌ＾、ＬＢが付加された
構成になっている。
し、メモリセル構造及び基本的構成は先に説明した第５
図及び第６図と同様であり、対応部分には同一符号で指
示している。第２図において、第６図のＡ、８両ボート
のデータ出力（ＤＯＵＴ（Ａ））及び（ＤＯＵＴ （
Ｂ） ）にそれぞれラッチ回路Ｌ＾、ＬＢが付加された
構成になっている。
第３図に、該ラッチ回路を含むデータ出力制御回路をＢ
ボート側について例示しており、該ラッチ回路はＣＤ０
ＵＴ （Ｂ） ） 〜（ＤＯＵＴ （Ｂ） ＊）間
に介挿される。
ボート側について例示しており、該ラッチ回路はＣＤ０
ＵＴ （Ｂ） ） 〜（ＤＯＵＴ （Ｂ） ＊）間
に介挿される。
第３図の下方に示すラッチ回路はこの場合ＮＯＲ回路１
，２で構成されるＦＦを有し、該ＦＦの入力に、データ
出力制御信号ΦＢとＢボートのデータ出力ＣＤ０ＵＴ
（Ｂ） ）とを入力とするＮＯＲ回［ｉ！＆３と、φ
Ｂとインバータ５によりボートのデータ出力（ＤＯＵＴ
（Ｂ） ）の反転信号とを入力とするＮＯＲ回路４
を有する。
，２で構成されるＦＦを有し、該ＦＦの入力に、データ
出力制御信号ΦＢとＢボートのデータ出力ＣＤ０ＵＴ
（Ｂ） ）とを入力とするＮＯＲ回［ｉ！＆３と、φ
Ｂとインバータ５によりボートのデータ出力（ＤＯＵＴ
（Ｂ） ）の反転信号とを入力とするＮＯＲ回路４
を有する。
該制御信号φＢは、第３図の上方に示すデータ出力制御
信号により発生される。図において、Ａ、８両ボートの
アドレス信号をその入力とする排他的論理和回路（ＥＸ
ＯＲ回路）６−０〜６−ｎとＯＲ回路７によるアドレス
一致検出回路と、その検出信号とＡボートの書込み信号
ＷＥ （Ａ）バーとを入力とするＮＯＲ回路８の出力信
号としてデータ出力制御信号が得られる。
信号により発生される。図において、Ａ、８両ボートの
アドレス信号をその入力とする排他的論理和回路（ＥＸ
ＯＲ回路）６−０〜６−ｎとＯＲ回路７によるアドレス
一致検出回路と、その検出信号とＡボートの書込み信号
ＷＥ （Ａ）バーとを入力とするＮＯＲ回路８の出力信
号としてデータ出力制御信号が得られる。
従って、このφＢというデータ出力制御信号が出力する
期間はＡ、８両ボートのアドレスが一致し、且つＡボー
トが書込みの期間τ３であり、このτ３の間Ｂボートの
ラッチのＦＦが固定され、新データの出力が禁止され、
ラッチは旧データを保持し続ける。
期間はＡ、８両ボートのアドレスが一致し、且つＡボー
トが書込みの期間τ３であり、このτ３の間Ｂボートの
ラッチのＦＦが固定され、新データの出力が禁止され、
ラッチは旧データを保持し続ける。
第４図は第３図の回路の動作波形図であり、各記号は先
の例と統一している。ここで、τ３は、従来例の複数の
ボートのアドレスの一致期間τｌの半分以下とすること
ができるので、データ出力ＣＤ０ＵＴ （Ｂ） ）に
新データが出力することを禁止する期間は、従来例より
短縮され、システムの稼働率が向上する。
の例と統一している。ここで、τ３は、従来例の複数の
ボートのアドレスの一致期間τｌの半分以下とすること
ができるので、データ出力ＣＤ０ＵＴ （Ｂ） ）に
新データが出力することを禁止する期間は、従来例より
短縮され、システムの稼働率が向上する。
以上、本発明について実施例を示したが、本発明がこれ
に限らず、特許請求の範囲内において種々変更可能であ
り、デュアルボート以上の多ボートＲＡＭに対しても適
用できること勿論である。
に限らず、特許請求の範囲内において種々変更可能であ
り、デュアルボート以上の多ボートＲＡＭに対しても適
用できること勿論である。
以上のように、本発明においては、データ出力の前段に
ラッチ回路を設け、複数のボートが同一番地を選択し、
かつ一つのボー■・に書込みが行なわれている間は他ボ
ートのラッチ回路が反転することが禁止されるので、複
数のボートのアクセスが競合する場合の出力データ不定
が外部に出力することが防止できる。そして、従来の複
数のボートのアドレスが一致している期間はＣＰｕの動
作を停止する方式に比較して、システムの稼働率を向上
することが可能になる。
ラッチ回路を設け、複数のボートが同一番地を選択し、
かつ一つのボー■・に書込みが行なわれている間は他ボ
ートのラッチ回路が反転することが禁止されるので、複
数のボートのアクセスが競合する場合の出力データ不定
が外部に出力することが防止できる。そして、従来の複
数のボートのアドレスが一致している期間はＣＰｕの動
作を停止する方式に比較して、システムの稼働率を向上
することが可能になる。
第１図は本発明の詳細な説明するための動作波形図、第
２図は本発明の実施例の全体構成図、第３図は本発明の
実施例のラッチ回路部分及びデータ出力制御回路の例を
示す回路図、第４図は本発明の実施例の動作波形図、第
５図は従来例及び本発明実施例のメモリセル部分の構成
図、第６図は従来例１のメモリの全体図、第７図は従来
例１の動作波形図、第８図は従来例２のメモリの動作波
形図である。 Ａ （Ａ） ・・・ＡボートのアドレスＡ （Ｂ）
・・・ＢボートのアドレスＷＥ （Ａ）バー、ＷＥ
（Ｂ）バー・・・Ａ、 Ｂボートの書込み信号 ＤＩＮ （Ａ） 、 Ｉ）ＩＮ （Ｂ） ・・・Ａ、
Ｂボートのデータ入力 ＤＱＵＴ （Ａ） 、 ＤＯＩＪＴ （Ｂ）
・・・Ａ、Ｂボートのデータ出力 ＤＯＵＴ （Ｂ） ＊・・・ＢボートのＲＡＭ出力く
ラッチ回路の出力） １．２，３，４．８・・・ＮＯＲ回路 ５・・・インバータ ６−０〜６−ｎ・・・排他的論理和回路７・・・ＯＲ回
路
２図は本発明の実施例の全体構成図、第３図は本発明の
実施例のラッチ回路部分及びデータ出力制御回路の例を
示す回路図、第４図は本発明の実施例の動作波形図、第
５図は従来例及び本発明実施例のメモリセル部分の構成
図、第６図は従来例１のメモリの全体図、第７図は従来
例１の動作波形図、第８図は従来例２のメモリの動作波
形図である。 Ａ （Ａ） ・・・ＡボートのアドレスＡ （Ｂ）
・・・ＢボートのアドレスＷＥ （Ａ）バー、ＷＥ
（Ｂ）バー・・・Ａ、 Ｂボートの書込み信号 ＤＩＮ （Ａ） 、 Ｉ）ＩＮ （Ｂ） ・・・Ａ、
Ｂボートのデータ入力 ＤＱＵＴ （Ａ） 、 ＤＯＩＪＴ （Ｂ）
・・・Ａ、Ｂボートのデータ出力 ＤＯＵＴ （Ｂ） ＊・・・ＢボートのＲＡＭ出力く
ラッチ回路の出力） １．２，３，４．８・・・ＮＯＲ回路 ５・・・インバータ ６−０〜６−ｎ・・・排他的論理和回路７・・・ＯＲ回
路
Claims (1)
- 【特許請求の範囲】 マルチボートメモリにおいて、 各ボートのデータ出力の前段にそれぞれ設けられたラッ
チ回路と、 複数ボートが同一番地を選択し、かつその一つのボート
の書込みが行なわれていることを検出し、該検出時にデ
ータ出力制御信号を発生するデータ出力制御回路とを有
し、 他の同一番地を選択しているボートの前記ラッチ回路は
、該データ出力制御信号の印加期間は、反転が禁止され
ることを特徴とするマルチボートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017515A JPS62175992A (ja) | 1986-01-29 | 1986-01-29 | マルチポ−トメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017515A JPS62175992A (ja) | 1986-01-29 | 1986-01-29 | マルチポ−トメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62175992A true JPS62175992A (ja) | 1987-08-01 |
Family
ID=11946102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017515A Pending JPS62175992A (ja) | 1986-01-29 | 1986-01-29 | マルチポ−トメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62175992A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528770A (ja) * | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
| JP5601372B2 (ja) * | 2010-08-25 | 2014-10-08 | 富士通株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS5949653A (ja) * | 1982-09-14 | 1984-03-22 | Nec Home Electronics Ltd | マルチプロセツサシステム用ｒａｍ装置 |
-
1986
- 1986-01-29 JP JP61017515A patent/JPS62175992A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208862A (ja) * | 1982-05-31 | 1983-12-05 | Toshiba Corp | 共有メモリ制御方式 |
| JPS5949653A (ja) * | 1982-09-14 | 1984-03-22 | Nec Home Electronics Ltd | マルチプロセツサシステム用ｒａｍ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528770A (ja) * | 1991-07-25 | 1993-02-05 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
| JP5601372B2 (ja) * | 2010-08-25 | 2014-10-08 | 富士通株式会社 | 半導体記憶装置 |
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