JPH01309162A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数のプロセッサを備え、いずれかのプロセ
ッサが他のプロセッサに対しリセット命令を転送し、こ
れに基づいてリセット処理が行なわれる情報処理装置に
関する。

（従来の技術） 情報処理装置には、データ転送機能や通信機能を持った
種々の機能ブロックが含まれているものがある。

近年、これらのプロ、ツタの高機能化が進み、それぞれ
マイクロプロセッサを′搭載し、独自のプログラムによ
って所定の処理を自動的に実行するものが増加している
。

第２図に、従来一般に使用されているこのような情報処
理装置の一例を示した。

この装置は、上位プロセッサ１と、メモリ２と、ディス
クコントローラ（ＤＫＣ）　　３と、シリアル・インタ
フェース・コントローラ（ＳＩＣ）　４と、ローカルエ
リア・ネットワーク・コントローラ（ＬＡＮＣ）　５と
、システムコントローラ（ＳＹＣ）　　６とが、上位バ
ス７に接続された構成のものである。

ここで、システムコントローラ６には操作部（ＰＮＬ）
　　８が接続され、ディスクコントローラ３は、ディス
クユニット（ＤＫ）　９とフロッピーユニット（ＦＤ）
　１０とを制御するよう構成されている。

又、ローカルエリア・ネットワークコントローラ５は、
トランシーバ（ＴＲ）　１１を介してネットワークライ
ン１２に接続されている。

このような回路において、ディスクコントローラ３やシ
リアル・インタフェース・コントローラ４等は、その動
作制御を制御用の集積回路（ＬＳＩ）のみによって行な
うことが可能である。しかし、ローカルエリア・ネット
ワーク・コントローラ５は、通信手順（プロトコル）の
一部を独自に処理し、上位プロセッサ１の負担を軽減す
る等の目的からプロセッサ（このようなプロセッサをＩ
１０プロセッサと呼んでいる）を搭載している。

第３図には、このような従来のＬＡＮＣの詳細なブロッ
ク図を示した。

このＬＡＮＣ５は、上位バス７に接続されたシステムバ
スインタフェース部５１と、内部バス５２に接続された
各機能ブロック等から構成されている。

この内部バス５２には、マイクロプロセッサ５３と、メ
モリ５４と、ＬＡＮ制御部５５と、リセット制御部５６
と、コマンドレジスタ部５７と、アテンションレジスタ
部５８と、ダイレクト・メモリ・アクセス・コントロー
ラ（ＤＭＡＣ）　５９と、内部バス制御部６０とが接続
されている。

ここで、マイクロプロセッサ５３は、このローカルエリ
ア・ネットワーク・コントローラ５全体の動作を制御す
るためのもので、メモリ５４にはその動作用のプログラ
ムが格納される。又、ダイレクト・メモリ・アクセス・
コントローラ５９は、上位バス７及びシステムバス・イ
ンタフェース部５１を介して、このローカルエリア・ネ
ットワーク・コントローラ５のメモリ５４に対し、ダイ
レクト・メモリ・アクセス（ＤＭＡ）転送制御を行なう
ための回路である。又、コマンドレジスタ部５７は、上
位バス７及びシステムバス・インタフェース部５１を介
して入力するコマンドを一時格納するレジスタで、アテ
ンションレジスタ部５８は、システムバス・インタフェ
ース部５８及び上位バス７を介して上位プロセッサ１に
対し出力するアテンションを一時格納するレジスタであ
る。又、リセット制御部５６は、コマンドレジスタ部５
７にリセット命令が格納された場合これを受は入れ、マ
イクロプロセッサ５３に対しリセット要求５６Ａを出力
する回路である。内部バス制御部６０は、内部バス５２
の使用権の競合等を調整する回路である。又、ＬＡＮ制
御部５５に接続されたシリアル・インタフェース・アダ
プター（ＳＩＡ）　　６１は、ネットワークライン１２
上のパケットの衝突（コリジヨン）の検出等を行なうた
めに設けられた回路である。

以上のような構成のローカルエリア・ネットワーク・コ
ントローラ５は、通常、第２図に示した上位プロセッサ
１から上位バス７及びシステムバスインタフェース部５
１を介して、メモリ５４に格納された実行用プログラム
によってその処理を実行する。このプログラムのローデ
ィングは、システムの立ち上げの際に実行される。

ところか、例えば、このローカルエリア・ネットワーク
・コントローラ５のハードウェアの一時的な障害や、ソ
フトウェアのバグ等によって、そのプロセッサ５３がハ
ングアップしたような場合、上位プロセッサ１は、この
プロセッサ５３に対しリセットをかける。

このようなリセットは、第２図に示したシステムの幾つ
かの機能ブロックにプロセッサが搭載されているような
場合、個別に行なわれる。このリセット命令が発せられ
ると、その命令はシステムバス・インタフェース部５１
を介してコマンドレジスタ部５７に格納される。このリ
セット命令が格納された場合、先に説明したように、リ
セット制御部５６がマイクロプロセッサ５３に対しリセ
ット要求５６．Ａを出力し、プロセッサ５３が実行して
いた処理は中断される。

（発明が解決しようとする課題） ところで、第３図に示したような装置の場合、通常、そ
のメモリ５４にはダイナミック・ランダム・アクセス・
メモリ（ＤＲＡＭ）が使用される。

第４図には、このような装置の正常なメモリアクセス動
作を示すタイミングチャートを示した。

この場合、ＤＲＡＭをいわゆる上位アドレスと下位アド
レスとに分けてアクセスする方式を採用しているが、ア
ドレス信号が同図（ｂ）のように２回に分けて出力され
る間、ロウアドレス・ストローブ信号（ＲＡＳ）が出力
され［同図（Ｃ）］、少し遅れてカラムアドレス信号（
ＣＡＳ）が出力され［同図（ｄ）］　、このカラムアド
レス信号（ＣＡＳ）が出力されている間、同図（ｅ）に
示すようにデータ（ＤＡＴＡ）のアクセスが行なわれる
。

尚、この図（ａ）には、リセット信号（ＲＥＳＥＴ）を
表示したが、これはこの処理中出力されていないものと
する。又、図中、リセット信号（ＲＥＳＥＴ）と、ロウ
アドレス・ストローブ信号（ＲＡＳ）と、カラムアドレ
ス・ストローブ信号（ＣＡＳ）とは、ロウアクティブで
表示した。

次に、第５図に、上記のようなメモリアクセス中にリセ
ット要求５６Ａが出力された場合のタイミングチャート
を示す。

図の（ａ）に示すように、リセット要求５６Ａが所定の
タイミングｔにおいて出力されると、第４図において説
明したメモリサイクルは、その時点で中断される。従っ
て、アドレス信号の出力とロウアドレス・ストローブ信
号（ＲＡＳ）やカラムアドレス・ストローブ信号（ＣＡ
Ｓ）も同時に中断される［第５図（ｂ）、（Ｃ）、（ｄ
）］。

ところが、一般にＤ　ＲＡ　！、（の読み出しは破壊読
み出しであって、読み出し後、一定の手順で再書き込み
を行なわなければメモリの内容を維持することができな
い。

即ち、第５図に示したように、リセット要求５６Ａが発
せられて、そのロウアドレス・ストローブ信号（ＲＡＳ
）が規定時間以下で中断したような場合、データの再書
き込みを行なうことができず、そのデータが壊れてしま
う。

このため、従来、上位プロセッサから■１０プロセッサ
に対しリセット命令をかけた場合には、その都度実行用
プログラムを再度ダウンロードするようにしていた。と
ころが、このダウンロードには一定の時間がかかり、再
起動によって処理能率が低下するという問題があった。

一方、これを防止するために、内部バスの空きをねらっ
てリセットをかける方式も採用されている。ところが、
若し、ハードウェアの故障によりバスがアクセスされた
ままとなったような場合には、内部バスが空くことがな
いため、マイクロプロセッサにリセットをかけることが
できない。

従って、その場合には、情報処理装置全体を一度電源断
とし、再度電源を投入仕置すという煩雑な処理を必要と
した。

本発明は以上の点に着目してなされたもので、リセット
によるプログラムのダウンロードや装置全体を電源断と
するような場合を減少させ、システムの処理能率の向上
を図った情報処理装置を提供することを目的とするもの
である。

（課題を解決するための手段） 本発明の情報処理装置は、複数のプロセッサを備え、こ
れらのプロセッサのうち第１のプロセッサに対して第２
のプロセッサからリセット命令を転送して動作する情報
処理装置において、前記第１のプロセッサは、当該第１
のプロセッサが一定の処理の実行中か否かを監視するバ
ス監視手段と、前記第１のプロセッサが前記第２のプロ
セッサからリセット命令を受けたとき、そのリセット動
作を一時保留するリセット保留手段と、前記バス監視手
段が箭記一定の処理の終了を検知したとき、前記リセッ
ト動作を実行するリセット処理手段と、前記リセット動
作の一時保留時間を監視し、この一時保留時間が所定時
間を越えたとき、前記一定の処理が実行中か否かに関わ
らず、前記リセット処理手段に対して、前記リセット動
作の実行を指示する保留解除手段と、前記リセット処理
手段による前記リセット動作が、前記保留解除手段の指
示によるものか否かを前記第２のプロセッサに通知する
リセット通知手段とを有することを特徴とするものであ
る。

（作用） 以上の装置は、第２のプロセッサから第１のプロセッサ
にリセット命令があった場合、先ず、中断してはならな
い一定の処理が実行中か否かをバス監視手段により判断
する。その一方で、リセット命令をリセット保留手段が
一時保留しておく。

そして、バス監視手段が一定の処理の終了を検知した時
、リセット動作が開始される。これにより、当該一定の
処理の中断が防止されて、メモリ破壊等を生じることは
ない。

一方、リセット命令を受けた場合、そのリセット命令の
一時保留時間を監視して、これが一定時間以上となった
場合には、上記一定の処理の実行中であってもリセット
動作を実行する。これは、先に説明したバスがアクセス
されたままの状態となっているようなケースに適合する
もので、無条件に強制的にリセットを行なう手段である
。そして、このような強制的なリセットを行なった場合
には、後にプログラムのダウンロードが必要となる。

従って、いずれの方法でリセットされたかを第２のプロ
セッサに対しリセット通知手段が通知し、その後の処理
を実行する。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図には、本発明の情報処理装置の実施例ブロック図
を示す。

この装置は、先に第２図によって説明した装置のローカ
ルエリア・ネットワーク・コントローラ５について本発
明を実施し、その回路ブロックを詳細に図示したもので
ある。

図において、上位バス７に対し第２のプロセッサ１と第
１のプロセッサ５０とが接続されている。この第２のプ
ロセッサ１は、第２図の装置でいえば上位プロセッサ１
に該当する。又、第１のプロセッサ５０は、ローカルエ
リア・ネットワーク・コントローラ５に相当し、第３図
で説明した各ブロックと同一部分には同一符合を付し、
重複する機能説明等は省略する。

即ち、この第１のプロセッサ５０は、従来のものと同様
に、内部バス５２に対しマイクロプロセッサ５３と、メ
モリ５４と、ＬＡＮ制御部５５と、コマンドレジスタ部
５７と、アテンションレジスタ部５８と、ＤＭＡＣ５９
と、内部バス制御部６０とを接続した構成のものとなっ
ている。又、上位バス７と内部バス５２との間には、シ
ステムバス・インタフェース部５１が挿入されており、
コマンドレジスタ部５７は、このシステムバス・インタ
フェース部５１を介して第２のプロセッサ１からコマン
ドを受は入れ、アテンションレジスタ部５９は、システ
ムバス・インタフェース部を介して第２のプロセッサ１
に対しアテンションを出力するよう構成されている。

ここで、本発明の装置には、更に保留解除手段６２と、
リセット処理手段６３と、バス監視手段６４と、リセッ
ト通知手段６５と、リセット保留手段６６とが設けられ
た構成となっている。

ここで、リセット保留手段６６は、コマンドレジスタ部
５７に格納されたリセット命令５７Ａの転送を受けて、
これを一時保留するレジスタ等から構成される回路であ
る。又、保留解除手段６２はカウンタ等から構成されて
おり、リセット命令５７Ａがリセット保留手段６６に格
納されたタイミングでカウントを開始し、一定時間カウ
ントを行なってそのカウント値が一定値を越えた時、リ
セット処理手段６３に対してリセット動作の実行指示６
２Ａを出力する回路である。この実行指示６２Ａは、例
えばカウンタから出力されるキャリー等によって生成さ
れる。

又、バス監視手段６４は、リセット要求があった場合に
内部バス５２を監視し、メモリアクセス等の一定の処理
が実行中か否かを判断して、若し、一定の処理が実行中
であればその処理の終了を検知し、リセット処理手段６
３に向けてリセット動作の実行指示６４Ａを出力する回
路である。

この回路は、内部バス５２の信号を受は入れて、リセッ
ト動作の実行指示６４Ａを生成するためのゲート等から
構成される。

リセット処理手段６３は、保留解除手段６２やバス監視
手段６４から出力されるリセット動作の実行指示６２Ａ
あるいは６４Ａを受は入れ、かつ、リセット保留手段６
６からリセット命令６６Ａを受は入れて、−マイクロプ
ロセッサ５３に対しリセット要求６３Ａを出力する回路
である。

この回路もゲート回路等から構成される。

尚、このリセット処理手段６３は、リセット要求６３Ａ
を出力すると同時に、保留解除手段６２に対し、そのカ
ウンタを“０”クリアするだのクリア信号６３Ｃを出力
するよう構成されている。

又、これと同時にリセット処理手段６３は、そのリセッ
ト動作の実行指示が、保留解除手段６２から出力された
ものかバス監視手段６４から出力されたものかを識別す
る識別信号６３Ｂをリセット通知手段６５に出力するよ
う構成されている。

このリセット通知手段６５は、識別信号６３Ｂの内容に
基づいてＯＫフラグ６５Ａを生成し、これをアテンショ
ンレジスタ部５８に出力する回路である。

以上の構成の本発明の装置は次のように動作する。

先ず、第６図に、本発明の装置のレジスタフォーマット
を示す。

第１図において、第２のプロセッサ１から第１のプロセ
ッサ５０に対して出力されるコマンドは、上位バス７及
びシステムバス・インタフェース部５１を介してコマン
ドレジスタ部５７に格納される。そのコマンドレジスタ
部５７のフォーマットは、第６図（ａ）に示すように、
上位ビット側にコマンドステータス、下位ビット側にコ
マンド種別７１が所定ビット格納されるよう構成された
ものである。

ここで、リセット命令がこのコマンドレジスタに人力し
た場合、そのコマンドステータス７０は無く、下位側に
リセットコマンド７１′が格納される。これにか、第１
図のリセット保留手段６６に転送され、一時保留される
。

そして、先に説明したように、リセット処理手段６３（
第１図）がリセット要求６３Ａを出力し、リセット動作
が完了すると、第６図（ｂ）に示すように、アテンショ
ンレジスタに上位ビットアテンション・ステータス７２
と下位ビットアテンション種別７３とからなるアテンシ
ョンが格納される。リセット動作を通知するアテンショ
ンは、このアテンション・ステータス７２の最下位ビッ
トに、先に説明したリセット通知手段６５から出力され
るＯＫフラグ６５Ａが格納され、下位ビット側にリセッ
トコマンド・アテンション７３′が格納されたものにな
る。

尚、このＯＫフラグ６５Ａは、例えば強制的にリセット
が実行された場合には°゛Ｏ′°で、正常にメモリを破
壊することなくリセットが成功した場合には“１”とす
る。このアテンションステータスのＯＫフラグ６５Ａが
“°０”の場合には、第２のプロセッサはリセット後ダ
ウンロードを実行し、ＯＫフラグが“１”の場合にはダ
ウンロードなしに他の処理が続行される。

第７図には、本発明の装置の動作のうち、一定の処理終
了後、正常リセットが成功した場合の動作のタイムチャ
ートを示した。

図中、（ａ）にはアドレスストローブ（ＡＳ）。

（ｂ）にはメモリからの応答信号（ＤＴＡＣに）。

（Ｃ）にはリセット命令５７　Ａ　（ＲＥＳＥＴＲＱ）
　。

（ｄ）にはリセット動作信号（ＲＥＳＥＴ）　、　　（
ｅ　）には保留解除手段のリセット動作実行指示６２Ａ
（ＴＭＯ）　、　　（ｆ）にはＯＫフラグ６５Ａを表示
した。尚、ＡＳ、　ＤＴＡＣＫ　、　ＲＥＳＥＴＲＱ　
、　ＲＥＳＥＴの各信号は、いずれもロウアクティブで
表示している。

図において、先ず、第１図に示したコマンドレジスタ部
５７・にリセット命令が格納され、これがリセット保留
手段６６に転送される［第７図（ｃ）１゜ここで、第１
図に示したバス監視手段６４は、内部バス５２を監視し
、一定の処理が実行中か否かを見極める。

第７図に示すように、アドレスストローブ（ＡＳ）［同
図（ａ）］がアクティブとなっているから、ここでは何
らかの処理が実行されていることになる。そして、これ
に応じてメモリからの応答信号（ＤＴＡＣに）［同図（
ｂ）］も出力されている。

その後、アドレスストローブ（ＡＳ）　［同図（ａ）］
がオフされると、メモリからの応答信号（ＤＴＡＣＫ）
もオフされるが、バス監視手段６４はこの時点を捕らえ
て一定の処理が終了したことを検知する。その結果、リ
セット動作の実行指示６４Ａがリセット処理手段６３に
対し出力され、リセット処理手段６３はマイクロプロセ
ッサ５３に対しリセット要求６３Ａを出力する。こうし
て、リセット動作の実行が開始される［第７図（ｄ）］
。このリセット動作は、ＴＨＥＳｇ７時間実行される。

同時に、リセット通知手段６５からＯＫフラグ６５Ａが
アテンションレジスタ部５８に対して出力される［第７
図（ｆ）］。その内容は、既に第６図（ｂ）を用いて説
明した通りのものである。

その後、リセット処理が完了すると［第７図（ｄ）］、
　　リセット命令５７Ａ［第７図（Ｃ）］がオフされる
。こうして、第６図（ｂ）に示したようなリセット成功
を示すアテンションが、第２のプロセッサ１に対して出
力される。

一方、第８図は、本発明の装置が一定の保留時間を超過
し、いわゆる強制リセットを実行した場合のタイミング
チャートを示す。

図の（ａ）〜（ｆ）までの信号の種類は、それぞれ第７
図に示したものと同様である。

この図に示すケースの場合、アドレスストローブ（ＡＳ
）が出力されているが［第８図（ａ）］、これに対する
データ応答信号（ＤＴＡＣＫ）は出力されない［同図（
ｂ）］。即ち、何らかのハードウェアの故障によってア
ドレスストローブ（Ａｓ）がアクティブになったままと
なっている。この場合、第８図（Ｃ）のようにリセット
命令５７Ａが出力されると、第１図に示した保留解除手
段６２が保留時間の計時を行なう。即ち、先に説明した
ように、タイマ用カウンタのカウントを開始する。

そして、この保留時間が所定時間を越えた場合、保留解
除手段６２からリセット処理手段６３に対しリセット動
作実行指示（ＴＯＭ）　６２　Ａが出力される。これに
よって、リセット処理手段６３は、先に第７図で説明し
たと同様に、リセット動作を開始するためのリセット要
求６３Ａをマイクロプロセッサ５３に出力する。この場
合、先に第５図で説明したようなメモリ破壊が発生する
。

そこで、第８図（ｆ）に示すように、内容が“Ｏ”のＯ
Ｋフラグ６５Ａが出力される。アテンションレジスタ部
５日においては、第６図に示すように、リセットコマン
ド・アテンション７３′とＯＫフラグを含むアテンショ
ンステータス７２とを、第２のプロセッサ１に対して出
力する。その結果、第２のプロセッサはプログラムのダ
ウンロードが必要と判断し、そのための処理に移行する
。

最後に、第９図を用いて、本発明の第１のプロセッサ側
の処理と第２のプロセッサ側の処理との関係を示すフロ
ーチャートの説明を行なう。

図において、第２のプロセッサがリセットコマンドを発
行すると（ステップ１）、その処理は第１のプロセッサ
側に移り、第２のプロセッサは割り込み待ち状態となる
（ステップＳ２）。ここで、第１のプロセッサ側で、リ
セット保留手段６６に対しリセット命令５７Ａの転送が
される（ステップ５１１）。これに伴って、保留解除手
段６２のタイマをスタートさせる（ステップ５１２）。

次に、バス監視手段がバスの空きがあったかどうかの監
視を開始する（ステップ５１３）。ここで、保留解除手
段６２は、バスの空きか無い場合、タイムアウトになっ
たか否かの判断を行なう（ステップ５１４）。タイムア
ウトになる前にバスが空いた場合には、ＯＫフラグが立
てられる（ステップ５１５）。そして、リセット処理手
段６３のリセット要求がオンされる（ステップ５１６）
。一方、タイムアウトになった場合には、ステップＳ１
４から直接ステップＳ１６に移行し、リセット要求がオ
ンされる。そして、いずれの場合にもリセット終了後、
アテンションがセットされる（ステップ５１７）。

そして、これらのリセット処理実行終了後、第２のプロ
セッサ側に対しアテンション割り込みが行なわれる。第
２のプロセッサにおいては、先にリセットコマンドを発
行した後、アテンションの割り込み待ちを行ない（ステ
ップＳ２）、アテンションの割り込みがあるとアテンシ
ョンレジスタのリードを行なう（ステップＳ３）。そし
て、ＯＫフラグが１”か否かを判断する（ステップＳ４
）。そして、ＯＫフラグが“１”ならば正常リセットと
判断し動作が完了し、ＯＫフラグが“Ｏパならば強制リ
セットだからＩ１０プロセッサ、即ち第１のプロセッサ
側へプログラムのダウンロードを行なう。

以上のようにして、一連のリセット処理が完了する。

本発明は以上の実施例に限定されない。

上記実施例においては、上位バスに接続された上プロセ
ッサからローカルエリア・ネットワーク・コントローラ
のプロセッサに対してリセット命令が出力される例を示
したが、複数のプロセッサが設けられ、それらのいずれ
かのプロセッサから他のプロセッサに対しリセット命令
等が出力される場合に、同様の処理が可能である。又、
先の説明においては、実行を中断させられる処理として
、ランダム・アクセス・メモリへの書き込み／読み出し
等の処理を例示して説明したが、ランダム・アクセス・
メモリのアクセスに限らず、例えば磁気ディスク装置の
読み出し／書き込み処理等、無条件の中断が悪影響を及
ぼすような処理については同様に保護する必要があり、
本発明の適用が可能である。尚、バス監視手段はそのよ
うな処理が実行中か否かを監視する機能を持つものとす
る。

（発明の効果） 以上説明した本発明の情報処理装置によれば、第２のプ
ロセッサから第１のプロセッサがリセット命令を受けた
場合に、所定時間以内に一定の処理の実行が終了した場
合に、メモリの破壊等の障害を生じることなくリセット
を実行することができる。従って、第２のプロセッサか
ら第１のプロセッサに対するプログラムのダウンロード
等の手続き負担を軽減させることができる。

又、所定時間以上リセット処理が保留されたような場合
には、強制的にリセットをかけるようにするため、リセ
ットが不能となった場合の情報処理装置全体の電源の遮
断や再起動等の手続きを回避することができる。　　□ この結果、複数のマイクロプロセッサを持った装置のリ
セットが常に最適時間で行なわれるという利点を有して
いる。

【図面の簡単な説明】

第１図は本発明の情報処理装置の実施例を示すブロック
図、第２図は従来の情報処理装置の実施例を示すブロッ
ク図、第３図はその中のＬＡＮＣの詳細なブロック図、
第４図は従来のプロセッサにおける正常なメモリアクセ
ス動作を説明するタイミングチャート、第５図は従来の
プロセッサにおけるリセット命令を受けたときのメモリ
アクセス動作を説明するタイミングチャート、第６図は
本発明の装置のコマンドレジスタとアテンションレジス
タのレジスタフォーマット説明図、第７図は本発明の装
置の正常リセットが成功した場合の動作を説明するタイ
ミングチャート、第８図は本発明の装置の強制リセット
が実行された場合の動作を説明するタイミングチャート
、第９図は本発明の装置の第１のプロセッサ及び第２の
プロセッサの相互の動作を説明するフローチャートであ
る。 １・・・第２のプロセッサ、７・・・上位バス、１１・
・・トランスジューサ、 １２・・・ネットワークライン、 ５０・・・第１のプロセッサ、 ５１・・・システムバスインタフェース部、５２・・・
内部バス、５３・・・マイクロプロセッサ、５４・・・
メモリ、５５・・・ＬＡＮ制御部、５７・・・コマンド
レジスタ部、 ５８・・・アテンションレジスタ部、 ６２・・・保留解除手段、６３・・・リセット処理手段
、６４・・・バス監視手段、６５・・・リセット通知手
段、６６・・・リセット保留手段。 特許出願人　沖電気工業株式会社 従来６）＋ｆｔ報処理装麗 第２図 夜来ＬＡＮＣのブロック図 第３図 （ａ）　　雇連テ （ｂ）　　　ＡＤＲ−−−−一− （ｅｌ　　ＤＡＴＡ　　−−−−〜−−−−−−−−ｅ
−−−−第４図 （ｅ）　　ＤＡＴＡ　−−−−−−−−−−−−−一−
−−−−−−−−−−狭ヌリプロゼンサ＃２朽１するリ
セント今令を受しナたときのメｔリアクセヌ第５図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサを備え、これらのプロセッサのうち第
   １のプロセッサに対して第２のプロセッサからリセット
   命令を転送して動作する情報処理装置において、 前記第１のプロセッサは、 当該第１のプロセッサが一定の処理の実行中か否かを監
   視するバス監視手段と、 前記第１のプロセッサが前記第２のプロセッサからリセ
   ット命令を受けたとき、そのリセット動作を一時保留す
   るリセット保留手段と、 前記バス監視手段が前記一定の処理の終了を検知したと
   き、前記リセット動作を実行するリセット処理手段と、 前記リセット動作の一時保留時間を監視し、この一時保
   留時間が所定時間を越えたとき、前記一定の処理が実行
   中か否かに関わらず、前記リセット処理手段に対して、
   前記リセット動作の実行を指示する保留解除手段と、 前記リセット処理手段による前記リセット動作が、前記
   保留解除手段の指示によるものか否かを前記第２のプロ
   セッサに通知するリセット通知手段とを有することを特
   徴とする情報処理装置。