JPH11212904A - データ転送システム - Google Patents
データ転送システムInfo
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- JPH11212904A JPH11212904A JP1238598A JP1238598A JPH11212904A JP H11212904 A JPH11212904 A JP H11212904A JP 1238598 A JP1238598 A JP 1238598A JP 1238598 A JP1238598 A JP 1238598A JP H11212904 A JPH11212904 A JP H11212904A
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- data transfer
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Abstract
(57)【要約】
【課題】 多数の割り込みによるＣＰＵのオーバーヘッ
ドを少なくする。 【解決手段】 転送すべきデータが蓄積されるデータを
所定時間毎に受け取る外部機器に対して送るデータの転
送を行った場合に、データ転送を終了したか否かが書き
込まれるステータスレジスタ２０６ｃと、所定時間毎に
ＣＰＵに対しタイマ割り込みを行うコントローラ２０５
とを備え、ＣＰＵがコントローラ２０５から割り込みを
受けると、ステータスレジスタ２０６ｃを参照してデー
タ転送の状態を確認することにより、ＣＰＵに対して割
り込みによる所定時間の経過を通知し、且つ、データ転
送の状態を通知できるようにする。
ドを少なくする。 【解決手段】 転送すべきデータが蓄積されるデータを
所定時間毎に受け取る外部機器に対して送るデータの転
送を行った場合に、データ転送を終了したか否かが書き
込まれるステータスレジスタ２０６ｃと、所定時間毎に
ＣＰＵに対しタイマ割り込みを行うコントローラ２０５
とを備え、ＣＰＵがコントローラ２０５から割り込みを
受けると、ステータスレジスタ２０６ｃを参照してデー
タ転送の状態を確認することにより、ＣＰＵに対して割
り込みによる所定時間の経過を通知し、且つ、データ転
送の状態を通知できるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、データを所定時
間毎に受け取る表示装置やネットワーク等の外部機器に
対してデータ転送をＤＭＡ（Direct Memory Access) に
より行う場合に好適なデータ転送システムに関するもの
である。
間毎に受け取る表示装置やネットワーク等の外部機器に
対してデータ転送をＤＭＡ（Direct Memory Access) に
より行う場合に好適なデータ転送システムに関するもの
である。
【０００２】
【従来の技術】従来、データを所定時間毎に受け取る表
示装置やネットワーク等の外部機器に対してデータ転送
を行う場合には、ＨＤＤ（ハード・ディスク・ドライ
ブ）やＲＡＭ等のメモリにデータ転送すべきデータを用
意し、ＣＰＵにより直接に転送を行うか、ＣＰＵの処理
を軽減するために、ＤＭＡＣ（ＤＭＡコントローラ）に
よる転送を行っている。
示装置やネットワーク等の外部機器に対してデータ転送
を行う場合には、ＨＤＤ（ハード・ディスク・ドライ
ブ）やＲＡＭ等のメモリにデータ転送すべきデータを用
意し、ＣＰＵにより直接に転送を行うか、ＣＰＵの処理
を軽減するために、ＤＭＡＣ（ＤＭＡコントローラ）に
よる転送を行っている。
【０００３】上記ＤＭＡによる手法では、まず、ＣＰＵ
がＤＭＡＣに対してＤＭＡを行う領域を指定すると共に
開始を示すフラグのセットを行う。これに対してＤＭＡ
Ｃは開始を示すフラグがセットされたことを検出してＤ
ＭＡ転送を開始する。指定されたデータのＤＭＡ転送が
完了すると、ＤＭＡＣはＣＰＵに対して割り込みを行
い、ＤＭＡ完了を通知する。ＣＰＵはＤＭＡＣの割り込
みを受けて割り込み処理を行い、ＤＭＡ完了を知る。
がＤＭＡＣに対してＤＭＡを行う領域を指定すると共に
開始を示すフラグのセットを行う。これに対してＤＭＡ
Ｃは開始を示すフラグがセットされたことを検出してＤ
ＭＡ転送を開始する。指定されたデータのＤＭＡ転送が
完了すると、ＤＭＡＣはＣＰＵに対して割り込みを行
い、ＤＭＡ完了を通知する。ＣＰＵはＤＭＡＣの割り込
みを受けて割り込み処理を行い、ＤＭＡ完了を知る。
【０００４】また、外部機器がデータを所定時間毎に受
け取るタイミングをＣＰＵが検出するために、自らのタ
イマを参照する手法があるが、ＣＰＵの負荷が増大する
ことに鑑み、他の装置から割込みによりタイムスロット
の切れ目をＣＰＵに通知する手法が採用されている。
け取るタイミングをＣＰＵが検出するために、自らのタ
イマを参照する手法があるが、ＣＰＵの負荷が増大する
ことに鑑み、他の装置から割込みによりタイムスロット
の切れ目をＣＰＵに通知する手法が採用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、タイム
スロットの切れ目を他の装置からの割り込みにより通知
するようにすると、ＣＰＵには上記ＤＭＡ完了の割り込
みに加えて割り込みがなされ、割り込みに対応する処理
が繁雑となりオーバーヘッドが大きくなるという問題点
があった。
スロットの切れ目を他の装置からの割り込みにより通知
するようにすると、ＣＰＵには上記ＤＭＡ完了の割り込
みに加えて割り込みがなされ、割り込みに対応する処理
が繁雑となりオーバーヘッドが大きくなるという問題点
があった。
【０００６】本発明は上記のような従来のデータ転送シ
ステムが有する問題点を解決せんとしてなされたもの
で、その目的は、データを所定時間毎に受け取る表示装
置やネットワーク等の外部機器に対してデータ転送を行
う場合に、上記所定時間の間、つまり、所定時間のタイ
ムスロットにおいて転送するデータを用意し、次のタイ
ムスロットでデータ転送を行い、これをＣＰＵのオーバ
ーヘッドを少なくして通知することのできるデータ転送
システムを提供することである。
ステムが有する問題点を解決せんとしてなされたもの
で、その目的は、データを所定時間毎に受け取る表示装
置やネットワーク等の外部機器に対してデータ転送を行
う場合に、上記所定時間の間、つまり、所定時間のタイ
ムスロットにおいて転送するデータを用意し、次のタイ
ムスロットでデータ転送を行い、これをＣＰＵのオーバ
ーヘッドを少なくして通知することのできるデータ転送
システムを提供することである。
【０００７】
【課題を解決するための手段】本発明の請求項１に記載
のデータ転送システムは、転送すべきデータが蓄積され
るデータ蓄積手段と、前記データを所定時間毎に受け取
る外部機器と、前記データ蓄積手段と前記外部機器との
間でデータを転送するデータ転送手段と、前記データ転
送に関する制御を行うＣＰＵと、前記データ転送手段に
よりデータ転送を終了したか否かが書き込まれるレジス
タと、前記所定時間毎に前記ＣＰＵに対しタイマ割り込
みを行うタイマ割込手段とを備え、前記ＣＰＵは前記タ
イマ割込手段から割り込みを受けると、前記レジスタを
参照してデータ転送の状態を確認することを特徴とす
る。これによって、外部機器がデータを受け取る所定時
間毎にＣＰＵに対して割り込みがなされ、このときＣＰ
Ｕはデータ転送の状態を確認することができ、ＣＰＵに
とっては割り込み回数を減少させオーバーヘッドを少な
くできる。
のデータ転送システムは、転送すべきデータが蓄積され
るデータ蓄積手段と、前記データを所定時間毎に受け取
る外部機器と、前記データ蓄積手段と前記外部機器との
間でデータを転送するデータ転送手段と、前記データ転
送に関する制御を行うＣＰＵと、前記データ転送手段に
よりデータ転送を終了したか否かが書き込まれるレジス
タと、前記所定時間毎に前記ＣＰＵに対しタイマ割り込
みを行うタイマ割込手段とを備え、前記ＣＰＵは前記タ
イマ割込手段から割り込みを受けると、前記レジスタを
参照してデータ転送の状態を確認することを特徴とす
る。これによって、外部機器がデータを受け取る所定時
間毎にＣＰＵに対して割り込みがなされ、このときＣＰ
Ｕはデータ転送の状態を確認することができ、ＣＰＵに
とっては割り込み回数を減少させオーバーヘッドを少な
くできる。
【０００８】本発明の請求項２に記載のデータ転送シス
テムでは、データ転送の開始を指示するフラグ用の制御
レジスタを有し、ＣＰＵが当該制御レジスタのフラグを
必要に応じてセットすることを特徴とする。これによ
り、ＣＰＵからの指示によりデータ転送の開始を制御可
能である。
テムでは、データ転送の開始を指示するフラグ用の制御
レジスタを有し、ＣＰＵが当該制御レジスタのフラグを
必要に応じてセットすることを特徴とする。これによ
り、ＣＰＵからの指示によりデータ転送の開始を制御可
能である。
【０００９】本発明の請求項３に記載のデータ転送シス
テムは、転送すべきデータが蓄積されるデータ蓄積手段
と、前記データを所定時間毎に受け取る外部機器と、前
記データ蓄積手段と前記外部機器との間でデータを転送
するデータ転送手段と、前記データ転送に関する制御を
行うＣＰＵと、前記データ転送手段によりデータ転送を
終了したか否かが書き込まれるレジスタと、前記所定時
間毎に前記ＣＰＵに対しタイマ割り込みを行うと共に、
前記データ転送手段にデータ転送の開始を指示するタイ
マ割込手段とを備え、前記ＣＰＵは前記タイマ割込手段
から割り込みを受けると、前記レジスタを参照してデー
タ転送の状態を確認することを特徴とする。これによっ
て、外部機器がデータを受け取る所定時間毎にＣＰＵに
対して割り込みがなされ、このときＣＰＵはデータ転送
の状態を確認することができ、ＣＰＵにとっては割り込
み回数を減少させオーバーヘッドを少なくできる上に、
ＣＰＵがデータ転送の開始指示を与える必要がなく、こ
の点においてもオーバーヘッドを少なくできる。
テムは、転送すべきデータが蓄積されるデータ蓄積手段
と、前記データを所定時間毎に受け取る外部機器と、前
記データ蓄積手段と前記外部機器との間でデータを転送
するデータ転送手段と、前記データ転送に関する制御を
行うＣＰＵと、前記データ転送手段によりデータ転送を
終了したか否かが書き込まれるレジスタと、前記所定時
間毎に前記ＣＰＵに対しタイマ割り込みを行うと共に、
前記データ転送手段にデータ転送の開始を指示するタイ
マ割込手段とを備え、前記ＣＰＵは前記タイマ割込手段
から割り込みを受けると、前記レジスタを参照してデー
タ転送の状態を確認することを特徴とする。これによっ
て、外部機器がデータを受け取る所定時間毎にＣＰＵに
対して割り込みがなされ、このときＣＰＵはデータ転送
の状態を確認することができ、ＣＰＵにとっては割り込
み回数を減少させオーバーヘッドを少なくできる上に、
ＣＰＵがデータ転送の開始指示を与える必要がなく、こ
の点においてもオーバーヘッドを少なくできる。
【００１０】本発明の請求項４に記載のデータ転送シス
テムは、転送すべきデータが蓄積されるデータ蓄積手段
と、前記データを所定時間毎に受け取る外部機器と、前
記データ蓄積手段と前記外部機器との間でデータを転送
するデータ転送手段と、前記データ転送に関する制御を
行うＣＰＵと、前記データ転送手段によりデータ転送を
終了したか否かが書き込まれると共に、データ転送開始
のタイミングを与える開始値がセットされるレジスタ
と、前記所定時間毎に前記ＣＰＵに対しタイマ割り込み
を行うと共に、前記レジスタにセットされた開始値に基
づき前記データ転送手段にデータ転送の開始を指示する
タイマ割込手段とを備え、前記ＣＰＵは前記タイマ割込
手段から割り込みを受けると、前記レジスタを参照して
データ転送の状態を確認することを特徴とする。これに
より、レジスタにセットされた開始値に基づきデータ転
送の開始がなされ、ＣＰＵがレジスタを参照するタイミ
ングとデータ転送のタイミングが重なることを防止でき
る。
テムは、転送すべきデータが蓄積されるデータ蓄積手段
と、前記データを所定時間毎に受け取る外部機器と、前
記データ蓄積手段と前記外部機器との間でデータを転送
するデータ転送手段と、前記データ転送に関する制御を
行うＣＰＵと、前記データ転送手段によりデータ転送を
終了したか否かが書き込まれると共に、データ転送開始
のタイミングを与える開始値がセットされるレジスタ
と、前記所定時間毎に前記ＣＰＵに対しタイマ割り込み
を行うと共に、前記レジスタにセットされた開始値に基
づき前記データ転送手段にデータ転送の開始を指示する
タイマ割込手段とを備え、前記ＣＰＵは前記タイマ割込
手段から割り込みを受けると、前記レジスタを参照して
データ転送の状態を確認することを特徴とする。これに
より、レジスタにセットされた開始値に基づきデータ転
送の開始がなされ、ＣＰＵがレジスタを参照するタイミ
ングとデータ転送のタイミングが重なることを防止でき
る。
【００１１】本発明の請求項５に記載のデータ転送シス
テムは、タイマ割込手段からタイマ割込を行ったことを
示す情報をセットする割込要因レジスタが設けられ、Ｃ
ＰＵは、タイマ割込手段からタイマ割込を受けた際に
は、前記割込要因レジスタを参照することを特徴とす
る。これにより、割り込みを受けたＣＰＵが割り込み要
因を知ることが可能である。
テムは、タイマ割込手段からタイマ割込を行ったことを
示す情報をセットする割込要因レジスタが設けられ、Ｃ
ＰＵは、タイマ割込手段からタイマ割込を受けた際に
は、前記割込要因レジスタを参照することを特徴とす
る。これにより、割り込みを受けたＣＰＵが割り込み要
因を知ることが可能である。
【００１２】
【発明の実施の形態】以下添付図面を参照して本発明に
係るデータ転送システムの実施の形態を説明する。各図
において同一の構成要素には、同一の符号を付し重複す
る説明を省略する。図１には、システム全体の構成図が
示されている。システムを統括制御するＣＰＵ１００に
は、内部バス１０３を介してストレージ部１０１、外部
Ｉ／Ｆ（インタフェース）機器１０２及びその他の機器
１０４が接続されている。
係るデータ転送システムの実施の形態を説明する。各図
において同一の構成要素には、同一の符号を付し重複す
る説明を省略する。図１には、システム全体の構成図が
示されている。システムを統括制御するＣＰＵ１００に
は、内部バス１０３を介してストレージ部１０１、外部
Ｉ／Ｆ（インタフェース）機器１０２及びその他の機器
１０４が接続されている。
【００１３】ストレージ部１０１は、ＨＤＤやＲＡＭ等
のメモリであり、転送すべきデータが例えば、ＣＰＵ１
００により記憶され、データ転送元となる。外部Ｉ／Ｆ
機器１０２は、ストレージ部１０１のデータを、所定時
間毎に受け取る表示装置やネットワーク等の外部機器１
０５に転送する際のインタフェースであり、データ転送
先を構成する。
のメモリであり、転送すべきデータが例えば、ＣＰＵ１
００により記憶され、データ転送元となる。外部Ｉ／Ｆ
機器１０２は、ストレージ部１０１のデータを、所定時
間毎に受け取る表示装置やネットワーク等の外部機器１
０５に転送する際のインタフェースであり、データ転送
先を構成する。
【００１４】外部機器１０５が所定時間（所定タイムス
ロット）Ｔ毎にデータを受け取る必要があるものとする
と、例えば、所要の容量のデータａ、ｂ、ｃ、ｄ、・・
・について、図２に示されるように行われる。つまり、
各データａ、ｂ、ｃ、ｄ、・・・に関し、それぞれのフ
ェーズ(Phase)n-2のタイムスロットにおいて、ＣＰＵ１
００によるデータ処理及びストレージ部１０１への格納
が行われ、それぞれのフェーズ(Phase)n-1のタイムスロ
ットにおいて、ストレージ部１０１から外部Ｉ／Ｆ機器
１０２へのデータ転送が行われ、それぞれのフェーズ(P
hase)nのタイムスロットにおいて、外部Ｉ／Ｆ機器１０
２から外部機器１０５へのデータ転送が行われる。
ロット）Ｔ毎にデータを受け取る必要があるものとする
と、例えば、所要の容量のデータａ、ｂ、ｃ、ｄ、・・
・について、図２に示されるように行われる。つまり、
各データａ、ｂ、ｃ、ｄ、・・・に関し、それぞれのフ
ェーズ(Phase)n-2のタイムスロットにおいて、ＣＰＵ１
００によるデータ処理及びストレージ部１０１への格納
が行われ、それぞれのフェーズ(Phase)n-1のタイムスロ
ットにおいて、ストレージ部１０１から外部Ｉ／Ｆ機器
１０２へのデータ転送が行われ、それぞれのフェーズ(P
hase)nのタイムスロットにおいて、外部Ｉ／Ｆ機器１０
２から外部機器１０５へのデータ転送が行われる。
【００１５】図３には、外部Ｉ／Ｆ機器１０２の第１の
実施の形態の構成が示されている。内部バス１０３とは
バスＩ／Ｆ（インタフェース）部２０１により接続され
ている。バスＩ／Ｆ部２０１には、データバッファ部２
０２、ＤＭＡコントローラ２０７、レジスタ２０６が接
続されている。この外部Ｉ／Ｆ機器１０２は、コントロ
ーラ２０５により制御されている。コントローラ２０５
は、所定周波数のクロック源のクロックをカウントする
カウンタ２０４の出力を受けて動作を行っており、タイ
ムスロットの切れ目のタイミングでＣＰＵ１００に割り
込みを発生する。
実施の形態の構成が示されている。内部バス１０３とは
バスＩ／Ｆ（インタフェース）部２０１により接続され
ている。バスＩ／Ｆ部２０１には、データバッファ部２
０２、ＤＭＡコントローラ２０７、レジスタ２０６が接
続されている。この外部Ｉ／Ｆ機器１０２は、コントロ
ーラ２０５により制御されている。コントローラ２０５
は、所定周波数のクロック源のクロックをカウントする
カウンタ２０４の出力を受けて動作を行っており、タイ
ムスロットの切れ目のタイミングでＣＰＵ１００に割り
込みを発生する。
【００１６】ＤＭＡコントローラ２０７は、ストレージ
部１０１に格納されているデータをデータバッファ部２
０２へＤＭＡ転送する。データバッファ部２０２は、ダ
ブルバッファの構成となっており、ＤＭＡコントローラ
２０７により転送されるデータが一方のバッファに書き
込まれ、他方のバッファから外部Ｉ／Ｆ部２０３へのデ
ータ送出が行われる。データバッファ部２０２の切り替
え、コントローラ２０５から出力されるタイムスロット
の切れ目を示す制御信号により行われる。また、データ
バッファ部２０２からのデータの読み出しタイミング、
外部Ｉ／Ｆ部２０３へのデータの書き込みタイミング、
更には外部Ｉ／Ｆ部２０３から外部機器２０５へのデー
タ転送のタイミングは、全てコントローラ２０５から出
力されるコマンドにより行われる。
部１０１に格納されているデータをデータバッファ部２
０２へＤＭＡ転送する。データバッファ部２０２は、ダ
ブルバッファの構成となっており、ＤＭＡコントローラ
２０７により転送されるデータが一方のバッファに書き
込まれ、他方のバッファから外部Ｉ／Ｆ部２０３へのデ
ータ送出が行われる。データバッファ部２０２の切り替
え、コントローラ２０５から出力されるタイムスロット
の切れ目を示す制御信号により行われる。また、データ
バッファ部２０２からのデータの読み出しタイミング、
外部Ｉ／Ｆ部２０３へのデータの書き込みタイミング、
更には外部Ｉ／Ｆ部２０３から外部機器２０５へのデー
タ転送のタイミングは、全てコントローラ２０５から出
力されるコマンドにより行われる。
【００１７】レジスタ２０６には、割り込み要因レジス
タ２０６ａ、制御レジスタ２０６ｂ、ステータスレジス
タ２０６ｃが含まれている。割り込み要因レジスタ２０
６ａには、コントローラ２０５によりタイムスロットの
切れ目による割り込みを発生させたことを示すためにフ
ラグがセットされる。制御レジスタ２０６ｂには、ＣＰ
Ｕ１００によってＤＭＡの対象機器識別情報、データ領
域の先頭アドレス及びレングス、更には、ＤＭＡ開始の
フラグがセットされ、ＤＭＡコントローラ２０７によっ
て参照される。ステータスレジスタ２０６は、ＤＭＡコ
ントローラ２０７によって管理され、ＤＭＡの完了のフ
ラグがセットされる。
タ２０６ａ、制御レジスタ２０６ｂ、ステータスレジス
タ２０６ｃが含まれている。割り込み要因レジスタ２０
６ａには、コントローラ２０５によりタイムスロットの
切れ目による割り込みを発生させたことを示すためにフ
ラグがセットされる。制御レジスタ２０６ｂには、ＣＰ
Ｕ１００によってＤＭＡの対象機器識別情報、データ領
域の先頭アドレス及びレングス、更には、ＤＭＡ開始の
フラグがセットされ、ＤＭＡコントローラ２０７によっ
て参照される。ステータスレジスタ２０６は、ＤＭＡコ
ントローラ２０７によって管理され、ＤＭＡの完了のフ
ラグがセットされる。
【００１８】以上のように構成された第１の実施の形態
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
２０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ２０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ２０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
２０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ２０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ２０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
【００１９】ＣＰＵ１００は、データｂについてはフェ
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ２０６の制御レジスタ２０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングス、更には、ＤＭＡ開始のフラグのセットを行う。
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ２０６の制御レジスタ２０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングス、更には、ＤＭＡ開始のフラグのセットを行う。
【００２０】ＤＭＡコントローラ２０７は、制御レジス
タ２０６ｂを参照しており、上記のようにＤＭＡ開始の
フラグがセットされると、制御レジスタ２０６ｂにセッ
トされているＤＭＡの対象機器識別情報（つまり、スト
レージ部１０１の識別情報）、データｂに関する領域の
先頭アドレス及びレングスに基づきＤＭＡ転送を開始す
る。つまり、データｂについてのフェーズ(Phase)n-1の
タイムスロットに入り、データｂのＤＭＡ転送がＤＭＡ
コントローラ２０７によって行われる。同時に、ＣＰＵ
１００がデータｃについてフェーズ(Phase)n-2のタイム
スロットにおいて、データ処理及びストレージ部１０１
への格納を行い、データａについてコントローラ２０５
の制御下において外部Ｉ／Ｆ機器１０２から外部機器１
０５へのデータ転送が行われる。以下同様に、データが
順次に外部機器１０５へ転送されて行くことになる。
タ２０６ｂを参照しており、上記のようにＤＭＡ開始の
フラグがセットされると、制御レジスタ２０６ｂにセッ
トされているＤＭＡの対象機器識別情報（つまり、スト
レージ部１０１の識別情報）、データｂに関する領域の
先頭アドレス及びレングスに基づきＤＭＡ転送を開始す
る。つまり、データｂについてのフェーズ(Phase)n-1の
タイムスロットに入り、データｂのＤＭＡ転送がＤＭＡ
コントローラ２０７によって行われる。同時に、ＣＰＵ
１００がデータｃについてフェーズ(Phase)n-2のタイム
スロットにおいて、データ処理及びストレージ部１０１
への格納を行い、データａについてコントローラ２０５
の制御下において外部Ｉ／Ｆ機器１０２から外部機器１
０５へのデータ転送が行われる。以下同様に、データが
順次に外部機器１０５へ転送されて行くことになる。
【００２１】図４には、外部Ｉ／Ｆ機器１０２の第２の
実施の形態の構成が示されている。この実施の形態で
は、ＤＭＡ開始の指示をＣＰＵ１００が与えるのではな
く、コントローラ３０５がＤＭＡコントローラ３０７へ
直接に与えるように構成してある。つまり、ＤＭＡコン
トローラ３０７には、ＤＭＡ開始をセットするフラグが
設けられ、コントローラ３０５が、タイムスロットの切
れ目においてＤＭＡ開始をセットするように構成され
る。このため、レジスタ３０６の制御レジスタ３０６に
はＤＭＡ開始をセットするフラグは設けられない。その
他は、第１の実施の形態と同一である。
実施の形態の構成が示されている。この実施の形態で
は、ＤＭＡ開始の指示をＣＰＵ１００が与えるのではな
く、コントローラ３０５がＤＭＡコントローラ３０７へ
直接に与えるように構成してある。つまり、ＤＭＡコン
トローラ３０７には、ＤＭＡ開始をセットするフラグが
設けられ、コントローラ３０５が、タイムスロットの切
れ目においてＤＭＡ開始をセットするように構成され
る。このため、レジスタ３０６の制御レジスタ３０６に
はＤＭＡ開始をセットするフラグは設けられない。その
他は、第１の実施の形態と同一である。
【００２２】以上のように構成された第２の実施の形態
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
３０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ３０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ３０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
３０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ３０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ３０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
【００２３】ＣＰＵ１００は、データｂについてはフェ
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ３０６の制御レジスタ３０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスのセットを行う。
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ３０６の制御レジスタ３０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスのセットを行う。
【００２４】ＤＭＡコントローラ３０７は、コントロー
ラ３０５によりＤＭＡコントローラ３０７内のＤＭＡ開
始のフラグがセットされると、制御レジスタ３０６ｂに
セットされているＤＭＡの対象機器識別情報（つまり、
ストレージ部１０１の識別情報）、データｂに関する領
域の先頭アドレス及びレングスに基づきＤＭＡ転送を開
始する。つまり、データｂについてのフェーズ(Phase)n
-1のタイムスロットに入り、データｂのＤＭＡ転送がＤ
ＭＡコントローラ３０７によって行われる。同時に、Ｃ
ＰＵ１００がデータｃについてフェーズ(Phase)n-2のタ
イムスロットにおいて、データ処理及びストレージ部１
０１への格納を行い、データａについてコントローラ３
０５の制御下において外部Ｉ／Ｆ機器１０２から外部機
器１０５へのデータ転送が行われる。以下同様に、デー
タが順次に外部機器１０５へ転送されて行くことにな
る。
ラ３０５によりＤＭＡコントローラ３０７内のＤＭＡ開
始のフラグがセットされると、制御レジスタ３０６ｂに
セットされているＤＭＡの対象機器識別情報（つまり、
ストレージ部１０１の識別情報）、データｂに関する領
域の先頭アドレス及びレングスに基づきＤＭＡ転送を開
始する。つまり、データｂについてのフェーズ(Phase)n
-1のタイムスロットに入り、データｂのＤＭＡ転送がＤ
ＭＡコントローラ３０７によって行われる。同時に、Ｃ
ＰＵ１００がデータｃについてフェーズ(Phase)n-2のタ
イムスロットにおいて、データ処理及びストレージ部１
０１への格納を行い、データａについてコントローラ３
０５の制御下において外部Ｉ／Ｆ機器１０２から外部機
器１０５へのデータ転送が行われる。以下同様に、デー
タが順次に外部機器１０５へ転送されて行くことにな
る。
【００２５】この第２の実施の形態によれば、コントロ
ーラ３０５がＤＭＡ開始のフラグをセットしてＤＭＡ開
始のタイミングを制御するので、ＣＰＵ１００がＤＭＡ
開始のタイミングを制御する必要がなく、ＣＰＵ１００
の負荷の軽減を図ることができる。
ーラ３０５がＤＭＡ開始のフラグをセットしてＤＭＡ開
始のタイミングを制御するので、ＣＰＵ１００がＤＭＡ
開始のタイミングを制御する必要がなく、ＣＰＵ１００
の負荷の軽減を図ることができる。
【００２６】図５には、外部Ｉ／Ｆ機器１０２の第３の
実施の形態の構成が示されている。この実施の形態で
は、レジスタ４０６にＤＭＡ開始値レジスタ４０６ｄが
備えられ、例えば、タイムスロットの切れ目からＤＭＡ
開始までの時間（ＤＭＡ開始値）がセットされている。
このＤＭＡ開始値は、ＣＰＵ１００が予めプログラムに
基づき初期セットするか、オペレータがＣＰＵ１００に
キーボード等によりコマンドを与えて初期セットするも
のとする。コントローラ４０５は、カウンタ２０４の出
力により、タイムスロットの切れ目を検出すると共に、
カウンタ２０４の出力及びＤＭＡ開始値に基づきコント
ローラ３０５内のフラグにＤＭＡ開始をセットするよう
に構成されている。その他は、第２の実施の形態と同一
である。
実施の形態の構成が示されている。この実施の形態で
は、レジスタ４０６にＤＭＡ開始値レジスタ４０６ｄが
備えられ、例えば、タイムスロットの切れ目からＤＭＡ
開始までの時間（ＤＭＡ開始値）がセットされている。
このＤＭＡ開始値は、ＣＰＵ１００が予めプログラムに
基づき初期セットするか、オペレータがＣＰＵ１００に
キーボード等によりコマンドを与えて初期セットするも
のとする。コントローラ４０５は、カウンタ２０４の出
力により、タイムスロットの切れ目を検出すると共に、
カウンタ２０４の出力及びＤＭＡ開始値に基づきコント
ローラ３０５内のフラグにＤＭＡ開始をセットするよう
に構成されている。その他は、第２の実施の形態と同一
である。
【００２７】以上のように構成された第３の実施の形態
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
４０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ４０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ３０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
の動作を説明する。データａについてのフェーズ(Phas
e)n-1のタイムスロットの終りにおいて、コントローラ
４０５はＣＰＵ１００に対し割り込みを発生する。する
と、ＣＰＵ１００はこれに応えてレジスタ４０６の割り
込み要因レジスタ２０６ａを参照し、タイムスロットの
切れ目を通知するための割り込みであることを検出す
る。また、これより先にＤＭＡコントローラ３０７は、
データａについてＤＭＡ転送の完了の旨をステータスレ
ジスタ２０６ｃにセットしている。そこで、ＣＰＵ１０
０は割り込み要因レジスタ２０６ａの参照に続いてステ
ータスレジスタ２０６ｃを参照して、データａについて
ＤＭＡ転送が完了したことを検出する。
【００２８】ＣＰＵ１００は、データｂについてはフェ
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ３０６の制御レジスタ３０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスのセットを行う。
ーズ(Phase)n-2のタイムスロットにおいてストレージ部
１０１にストアを終了しているので、上記動作に続いて
レジスタ３０６の制御レジスタ３０６ｂに対し、ＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスのセットを行う。
【００２９】コントローラ４０５は、レジスタ４０６の
ＤＭＡ開始値に基づきタイムスロットの切れ目から所定
時間（ＤＭＡ開始値）が経過したか否かを検出してお
り、所定時間が経過すると、ＤＭＡコントローラ３０７
内のＤＭＡ開始のフラグをセットする。ＤＭＡコントロ
ーラ３０７は、コントローラ４０５によりＤＭＡコント
ローラ３０７内のＤＭＡ開始のフラグがセットされたと
きに、制御レジスタ３０６ｂにセットされているＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスに基づきＤＭＡ転送を開始する。つまり、データ
ｂについてのフェーズ(Phase)n-1のタイムスロットに入
り、データｂのＤＭＡ転送がＤＭＡコントローラ３０７
によって行われる。同時に、ＣＰＵ１００がデータｃに
ついてフェーズ(Phase)n-2のタイムスロットにおいて、
データ処理及びストレージ部１０１への格納を行い、デ
ータａについてコントローラ４０５の制御下において外
部Ｉ／Ｆ機器１０２から外部機器１０５へのデータ転送
が行われる。以下同様に、データが順次に外部機器１０
５へ転送されて行くことになる。
ＤＭＡ開始値に基づきタイムスロットの切れ目から所定
時間（ＤＭＡ開始値）が経過したか否かを検出してお
り、所定時間が経過すると、ＤＭＡコントローラ３０７
内のＤＭＡ開始のフラグをセットする。ＤＭＡコントロ
ーラ３０７は、コントローラ４０５によりＤＭＡコント
ローラ３０７内のＤＭＡ開始のフラグがセットされたと
きに、制御レジスタ３０６ｂにセットされているＤＭＡ
の対象機器識別情報（つまり、ストレージ部１０１の識
別情報）、データｂに関する領域の先頭アドレス及びレ
ングスに基づきＤＭＡ転送を開始する。つまり、データ
ｂについてのフェーズ(Phase)n-1のタイムスロットに入
り、データｂのＤＭＡ転送がＤＭＡコントローラ３０７
によって行われる。同時に、ＣＰＵ１００がデータｃに
ついてフェーズ(Phase)n-2のタイムスロットにおいて、
データ処理及びストレージ部１０１への格納を行い、デ
ータａについてコントローラ４０５の制御下において外
部Ｉ／Ｆ機器１０２から外部機器１０５へのデータ転送
が行われる。以下同様に、データが順次に外部機器１０
５へ転送されて行くことになる。
【００３０】この第３の実施の形態によれば、レジスタ
４０６のＤＭＡ開始値に基づきタイムスロットの切れ目
から所定時間（ＤＭＡ開始値）が経過したときに、ＤＭ
Ａコントローラ３０７内のＤＭＡ開始のフラグをセット
するので、第２の実施の形態に比べて、ＤＭＡ開始を送
らせることができる。従って、ＣＰＵ１００は割り込み
を受けてから上記ＤＭＡ開始までの時間にレジスタ４０
６の参照及び書き込みを行えば良く、余裕を持って動作
を行うことができる。
４０６のＤＭＡ開始値に基づきタイムスロットの切れ目
から所定時間（ＤＭＡ開始値）が経過したときに、ＤＭ
Ａコントローラ３０７内のＤＭＡ開始のフラグをセット
するので、第２の実施の形態に比べて、ＤＭＡ開始を送
らせることができる。従って、ＣＰＵ１００は割り込み
を受けてから上記ＤＭＡ開始までの時間にレジスタ４０
６の参照及び書き込みを行えば良く、余裕を持って動作
を行うことができる。
【００３１】なお、以上の第１乃至第３の実施の形態に
おいて、ＣＰＵ１００が割り込み要因レジスタ２０６ａ
の参照に続いてステータスレジスタ２０６ｃを参照し
て、データａについてＤＭＡ転送が完了したことを検出
するものとして説明を行ったが、ＤＭＡが完了していな
いことを割り込み要因レジスタ２０６ａの参照により検
出した場合には、外部機器１０５がタイムスロット単位
にデータを受け取ることができずに、システムが破綻し
たことになる。係る場合にＣＰＵ１００は、異常に対し
リトライ（再度の転送）を行ったり、不正発生のコマン
ドを外部機器１０５に送出する等の所定の対策を採る。
おいて、ＣＰＵ１００が割り込み要因レジスタ２０６ａ
の参照に続いてステータスレジスタ２０６ｃを参照し
て、データａについてＤＭＡ転送が完了したことを検出
するものとして説明を行ったが、ＤＭＡが完了していな
いことを割り込み要因レジスタ２０６ａの参照により検
出した場合には、外部機器１０５がタイムスロット単位
にデータを受け取ることができずに、システムが破綻し
たことになる。係る場合にＣＰＵ１００は、異常に対し
リトライ（再度の転送）を行ったり、不正発生のコマン
ドを外部機器１０５に送出する等の所定の対策を採る。
【００３２】
【発明の効果】以上説明したように請求項１に記載のデ
ータ転送システムによれば、外部機器がデータを受け取
る所定時間毎にＣＰＵに対して割り込みがなされ、この
ときＣＰＵはデータ転送の状態を確認することができ、
ＣＰＵにとっては割り込み回数を減少させオーバーヘッ
ドを少なくできる効果がある。
ータ転送システムによれば、外部機器がデータを受け取
る所定時間毎にＣＰＵに対して割り込みがなされ、この
ときＣＰＵはデータ転送の状態を確認することができ、
ＣＰＵにとっては割り込み回数を減少させオーバーヘッ
ドを少なくできる効果がある。
【００３３】以上説明したように請求項２に記載のデー
タ転送システムによれば、データ転送の開始を指示する
フラグ用の制御レジスタのフラグをＣＰＵから必要に応
じてセット可能であるので、ＣＰＵからの指示によりデ
ータ転送の開始を制御できる効果がある。
タ転送システムによれば、データ転送の開始を指示する
フラグ用の制御レジスタのフラグをＣＰＵから必要に応
じてセット可能であるので、ＣＰＵからの指示によりデ
ータ転送の開始を制御できる効果がある。
【００３４】以上説明したように請求項３に記載のデー
タ転送システムによれば、外部機器がデータを受け取る
所定時間毎にＣＰＵに対して割り込みがなされ、このと
きＣＰＵはデータ転送の状態を確認することができ、Ｃ
ＰＵにとっては割り込み回数を減少させオーバーヘッド
を少なくできる上に、ＣＰＵがデータ転送の開始指示を
与える必要がなく、この点においてもオーバーヘッドを
少なくできる効果がある。
タ転送システムによれば、外部機器がデータを受け取る
所定時間毎にＣＰＵに対して割り込みがなされ、このと
きＣＰＵはデータ転送の状態を確認することができ、Ｃ
ＰＵにとっては割り込み回数を減少させオーバーヘッド
を少なくできる上に、ＣＰＵがデータ転送の開始指示を
与える必要がなく、この点においてもオーバーヘッドを
少なくできる効果がある。
【００３５】以上説明したように請求項４に記載のデー
タ転送システムによれば、レジスタにセットされた開始
値に基づきデータ転送の開始がなされ、ＣＰＵがレジス
タを参照するタイミングとデータ転送のタイミングが重
なることを防止でき、ＣＰＵは余裕を持って動作でき
る。
タ転送システムによれば、レジスタにセットされた開始
値に基づきデータ転送の開始がなされ、ＣＰＵがレジス
タを参照するタイミングとデータ転送のタイミングが重
なることを防止でき、ＣＰＵは余裕を持って動作でき
る。
【００３６】以上説明したように請求項５に記載のデー
タ転送システムによれば、タイマ割込を行ったことを示
す情報をセットする割込要因レジスタが設けられている
ので、割り込みを受けたＣＰＵが割り込み要因を知るこ
とが可能である。
タ転送システムによれば、タイマ割込を行ったことを示
す情報をセットする割込要因レジスタが設けられている
ので、割り込みを受けたＣＰＵが割り込み要因を知るこ
とが可能である。
【図１】データ転送システムの全体の構成図。
【図２】本発明のシステムによるデータ転送のタイミン
グを示す図。
グを示す図。
【図３】本発明のデータ転送システムを構成する外部Ｉ
／Ｆ機器の第１の実施の形態の構成図。
／Ｆ機器の第１の実施の形態の構成図。
【図４】本発明のデータ転送システムを構成する外部Ｉ
／Ｆ機器の第２の実施の形態の構成図。
／Ｆ機器の第２の実施の形態の構成図。
【図５】本発明のデータ転送システムを構成する外部Ｉ
／Ｆ機器の第３の実施の形態の構成図。
／Ｆ機器の第３の実施の形態の構成図。
１００ ＣＰＵ １０１ ストレー
ジ部 １０２ 外部Ｉ／Ｆ機器 １０３ 内部バス １０５ 外部機器 ２０１ バスＩ／
Ｆ部 ２０２ データバッファ部 ２０３ 外部Ｉ／
Ｆ部 ２０４ カウンタ ２０５、３０５、
４０５ コントローラ ２０６、３０６、４０６ レジスタ ２０６ａ 割り込
み要因レジスタ ２０６ｂ、３０６ｂ 制御レジスタ ２０６ｃ ステー
タスレジスタ ２０７、３０７ ＤＭＡコントローラ ４０６ｄ ＤＭＡ開始値レジスタ
ジ部 １０２ 外部Ｉ／Ｆ機器 １０３ 内部バス １０５ 外部機器 ２０１ バスＩ／
Ｆ部 ２０２ データバッファ部 ２０３ 外部Ｉ／
Ｆ部 ２０４ カウンタ ２０５、３０５、
４０５ コントローラ ２０６、３０６、４０６ レジスタ ２０６ａ 割り込
み要因レジスタ ２０６ｂ、３０６ｂ 制御レジスタ ２０６ｃ ステー
タスレジスタ ２０７、３０７ ＤＭＡコントローラ ４０６ｄ ＤＭＡ開始値レジスタ
Claims (5)
- 【請求項１】 転送すべきデータが蓄積されるデータ蓄
積手段と、 前記データを所定時間毎に受け取る外部機器と、 前記データ蓄積手段と前記外部機器との間でデータを転
送するデータ転送手段と、 前記データ転送に関する制御を行うＣＰＵと、 前記データ転送手段によりデータ転送を終了したか否か
が書き込まれるレジスタと、 前記所定時間毎に前記ＣＰＵに対しタイマ割り込みを行
うタイマ割込手段とを備え、 前記ＣＰＵは前記タイマ割込手段から割り込みを受ける
と、前記レジスタを参照してデータ転送の状態を確認す
ることを特徴とするデータ転送システム。 - 【請求項２】 データ転送の開始を指示するフラグ用の
制御レジスタを有し、 ＣＰＵが当該制御レジスタのフラグを必要に応じてセッ
トすることを特徴とする請求項１に記載のデータ転送シ
ステム。 - 【請求項３】 転送すべきデータが蓄積されるデータ蓄
積手段と、 前記データを所定時間毎に受け取る外部機器と、 前記データ蓄積手段と前記外部機器との間でデータを転
送するデータ転送手段と、 前記データ転送に関する制御を行うＣＰＵと、 前記データ転送手段によりデータ転送を終了したか否か
が書き込まれるレジスタと、 前記所定時間毎に前記ＣＰＵに対しタイマ割り込みを行
うと共に、前記データ転送手段にデータ転送の開始を指
示するタイマ割込手段とを備え、 前記ＣＰＵは前記タイマ割込手段から割り込みを受ける
と、前記レジスタを参照してデータ転送の状態を確認す
ることを特徴とするデータ転送システム。 - 【請求項４】 転送すべきデータが蓄積されるデータ蓄
積手段と、 前記データを所定時間毎に受け取る外部機器と、 前記データ蓄積手段と前記外部機器との間でデータを転
送するデータ転送手段と、 前記データ転送に関する制御を行うＣＰＵと、 前記データ転送手段によりデータ転送を終了したか否か
が書き込まれると共に、データ転送開始のタイミングを
与える開始値がセットされるレジスタと、 前記所定時間毎に前記ＣＰＵに対しタイマ割り込みを行
うと共に、前記レジスタにセットされた開始値に基づき
前記データ転送手段にデータ転送の開始を指示するタイ
マ割込手段とを備え、 前記ＣＰＵは前記タイマ割込手段から割り込みを受ける
と、前記レジスタを参照してデータ転送の状態を確認す
ることを特徴とするデータ転送システム。 - 【請求項５】 タイマ割込手段からタイマ割込を行った
ことを示す情報をセットする割込要因レジスタが設けら
れ、 ＣＰＵは、タイマ割込手段からタイマ割込を受けた際に
は、前記割込要因レジスタを参照することを特徴とする
請求項１乃至４のいずれか１項に記載のデータ転送シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238598A JPH11212904A (ja) | 1998-01-26 | 1998-01-26 | データ転送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1238598A JPH11212904A (ja) | 1998-01-26 | 1998-01-26 | データ転送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212904A true JPH11212904A (ja) | 1999-08-06 |
Family
ID=11803811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238598A Withdrawn JPH11212904A (ja) | 1998-01-26 | 1998-01-26 | データ転送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212904A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008097430A (ja) * | 2006-10-13 | 2008-04-24 | Sanyo Electric Co Ltd | ストリームデータ再生システム |
| US8412871B2 (en) | 2005-06-01 | 2013-04-02 | Sony Corporation | Information processing apparatus, information processing method, and program |
| JP2013535735A (ja) * | 2010-07-29 | 2013-09-12 | サムスン エレクトロニクス カンパニー リミテッド | マルチコアシステムのためのダイレクトメモリアクセス装置およびその動作方法 |
| CN113568850A (zh) * | 2020-04-29 | 2021-10-29 | 杭州海康威视数字技术股份有限公司 | 数据传输方法、装置、电子设备及存储介质 |
-
1998
- 1998-01-26 JP JP1238598A patent/JPH11212904A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8412871B2 (en) | 2005-06-01 | 2013-04-02 | Sony Corporation | Information processing apparatus, information processing method, and program |
| JP2008097430A (ja) * | 2006-10-13 | 2008-04-24 | Sanyo Electric Co Ltd | ストリームデータ再生システム |
| US8229288B2 (en) | 2006-10-13 | 2012-07-24 | Semiconductor Components Industries, Llc | Stream data reproduction system |
| JP2013535735A (ja) * | 2010-07-29 | 2013-09-12 | サムスン エレクトロニクス カンパニー リミテッド | マルチコアシステムのためのダイレクトメモリアクセス装置およびその動作方法 |
| CN113568850A (zh) * | 2020-04-29 | 2021-10-29 | 杭州海康威视数字技术股份有限公司 | 数据传输方法、装置、电子设备及存储介质 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |