JPH01309175A - ベクトルレジスタ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［（概要］ ベクトル処理装置においてアクセス命令により使用する
ベクトルレジスタのタイミングを制御するためのベクト
ルレジスタ制御方式に関し、パイプライン実行中の命令
は演算系アクセス系を問わず全て命令発信時に、使用す
るバンクスロットを決定するベクトルレジスタ制御方式
を提供することを目的とし、 ■乃至複数個のバンクを同時にアクセス可能とするベク
トルレジスタと、前記ベクトルレジスタ間で演算を実行
する１乃至複数本の演算パイプラインと、前記ベクトル
レジスタと主記憶装置との間でデータ転送を行うアクセ
スパイプラインとを備え、各演算パイプラインとアクセ
スパイプラインのベクトルレジスタに対するアクセス開
始タイミングを固定的に割当てたインターリーブ方式に
よるベクトルデータ処理装置におけるベクトルレジスタ
制御方式において、アクセス命令の発信時に、該アクセ
ス命令が使用するベクトルレジスタのアクセス開始タイ
ミングを複数の割当てタイミングの一方に決定するよう
構成する。

［産業上の利用分野］ 本発明は、ベクトル処理装置においてアクセス命令によ
り使用するベクトルレジスタのタイミングを制御するた
めのベクトルレジスタ制御方弐に関する。

科学技術計算機の一つに、スカラ命令を処理するスカラ
ユー’−７ト（Ｓｃａｌａｒ　［Ｉｎ１ｔ　：　Ｓ　Ｕ
）と、ベクトル命令を高速に処理するベクトルユニット
（ＶｅｃＬｏｒ　Ｕｎｉｔ　：　Ｖ　Ｕ）を備えたベク
トル処理システムがある。

このようなベクトル処理システムにおいて各演算パイプ
ラインとアクセスパイプラインのベクトルレジスタの開
始タイミングを固定的に割り当てるインターリーブ方式
をとる場合、演算パイプラインは、演算命令が発信され
てからベクトルレジスタのリード（ＲＥＡＤ）　　・ラ
イト（ＷＲＩＴＥ）のタイミングまでが固定であるため
、その命令の発信時に複数の中の１つのパイプラインと
使用するアクセス開始タイミング（バンクスロット）と
が決定されていた。

これに対し、アクセス命令（ロード命令・ストア命令）
は、命令を発信してからベクトルレジスタのライト・リ
ードを行うまでのタイミングが固定でないため命令の発
信時にバンクスロットが決定できず、命令発信制御部で
のバンクスロットの動的な割当てが困難になっており、
その改善が望まれている。

［従来の技術］ 従来のスカラユニント（以下ＳＵという）とベクトルユ
ニット（以下ＶＵという）を備えたベクトルデータ処理
装置の構成図を第６図に示す。

図において、６１は主記憶装置（ＭＳＵで表す）、６２
は記憶制御装置（ＭＣＵで表す）、６３はスカラユニッ
ト（ＳＵで表す）、６４はベクトルユニット（ＶＵで表
す）、６５はベクトル実行ユニット（ＶＥｔＪで表す）
、６６はベクトル制御部ユニット（ＶＣＵで表す）、６
５０はロードパイプライン、６５１はストアパイプライ
ン、６５２はベクトルレジスタ（ＶＲで表す）、６５３
は加算（ＡＤＤ）パイプライン、６５４は乗算（ＭＵＬ
Ｔ　Ｉ）パイプライン、６５５は除算（Ｄ　Ｉ　ＶＩＤ
Ｅ）パイプライン、６６０は信号線を表す。

ＶＣＵ６６はベクトル命令を制御するユニットで、ＳＵ
６３から送られてくるベクトル命令を受けとると、命令
の解読等の処理を行って信号線６６０を通ってＶＥＵ６
５に送ると共に、各命令の実行を行うパイプラインの制
御を行う。ＶＥＵ６５はベクトル命令を実行するユニッ
トであり、ベクトルデータが格納されるＶＲ６５２を備
え、メモリとＶＲ６５２の間でデータ転送を行うロード
パイプライン６５０、ストアパイプライン６５１を備え
る。また、ＶＲ６５２からベクトルデータを読み出して
演算を行い、結果をＶＲ６５２に書き込む命令を実行す
る加算パイプライン６５３、乗算パイプライン６５４、
除算パイプライン６５５を備える。

上記第６図の従来のベクトルデータ処理装置では、ＶＥ
Ｕ６５に、ロードパイプライン６５０とストアパイプラ
イン６５１が設けられているが、これを改良して１つの
パイプラインでロード・ストアの両命令を処理する機能
を持つパイプラインを２個設ける方式が実現され、利用
されており、以下それぞれのパイプラインをＡパイプラ
イン、Ｂパイプラインと称する。

また、同しく第６図では、加算、乗算、除算の３本のパ
イプラインを備えているが、この他に乗算及び加算（Ｍ
ＵＬＴ　Ｉ　＆ＡＤＤ）という乗算と加算を組み合わせ
た機能（乗算、加算の単独の機能も含む）を持つパイプ
ラインが提案され、実現している。以下、そのような機
能を持つ２個のパイプラインをそれぞれＭＡＯ（ＭｔＪ
ＬＴＩ＆ＡＤＤｏ）とＭＡＬと称する。

第７図にベクトルレジスタＶＲとパイプラインの関係説
明図を示す。図にはベクトルレジスタＶＲと共にマスク
レジスタＭＲも示されているが、ＶＲと同様に各パイプ
ラインによりアクセスされ、データのマスキングを行う
ためのマスクデータが格納されている。このマスクレジ
スタへのアクセスは従来と同様であり、説明を省略する
。

ベクトルレジスタＶＲは、アドレスに対応した多数のレ
ジスタＶＲＯ，！、、２・・からなり、各レジスタは８
つのエレメント（Ｅｆで表示）に分かれたデータが格納
されている。このベクトルレジスタの各エレメントは８
個のバンクＢＯ〜Ｂ７の各バンク単位でアクセスするこ
とができ、各バンクはバンクスロット呼ばれるタイミン
グにより八 規定された時にアクセスすることができる。

バンクスロットとパイプ（パイプラインと同義）の対応
例を第８図に示す。この場合、バンクスロットは、８個
のタイムスロットで繰り返スシフトレジスクであり、第
８図のように各スロットｉ：に、Ｂ３．Ｂ２．Ｅｌ、Ｌ
、Ｂ３．Ｆ２．Ｆｌの名称を付した。このバンクスロッ
トには図に示ずようにに、Ｌはアクセス系（ロード・ス
トア）パイプライン（ＡまたはＢ）がベクトルレジスタ
ＶＲのバンクにアクセス（メモリとＶＲ間でのアクセス
）するタイミングを表し、Ｅ３〜Ｅ１とＦ３〜Ｆｌはそ
れぞれ演算系パイプラインＭＡＯとＭＡＩ　　（ＭＡＯ
とＭＡＩはいずれもＡＤＤ、ＭＵＬＴｉ、ＤｉＶｉＤＥ
の各パイプラインの中の１つを表す）の演算のためにベ
クトルレジスタＶＲにアクセスするスロットとして指定
されている。

一方、第８図のバンクスロットのに−Ｆｌの状態はバン
ク０にアクセスするためのタイミングを表示する。これ
を、第９図のバンクスロットとタイミング動作の関係を
示す図により説明する。

タイミング１のＫのタイミング（Ｋがシフトレジスタの
先頭位置にある状態）の時、パイプライン（ＡまたはＢ
）はＯバンク（アドレスにより指定されたベクトルレジ
スタの何れか一つ）にアクセスしてＯバンクのエレメン
トをリードまたはライトすることができる。この時Ｅ３
のバンクスロットはＢ１に対し指定されたレジスタのバ
ンク１のエレメントにアクセスでき、Ｂ２のバンクスロ
ットはＢ２にアクセス可能であり、次のＥｌと共にパイ
プラインＭＡＯによる演算をそれらのバンクのデータに
対し施し、この時同時に他のパイプラインが動作してい
れば、第８図に示す実行動作を行っている。次のタイミ
ング２ではＦｌ（パイプラインＭＡＬの演算動作）がバ
ンク０にアクセス可能であり、タイミング３ではＦ２（
Ｆｌと同じパイプライン）がバンクＯにアクセスする。

このようにベクトルレジスタはインターリーブ形式で並
列処理が可能となっている。

次にａ　来の各パイプのバンクスロットの決定方法を第
１０図、第１１図を用いて説明する。

まず、演算系パイプのバンクスロット決定方法の説明図
を第１０図に示す。この図はＡＤＤ命令を例にした場合
であり、命令がパイプラインへ発信する時（ＳＴＡＲＴ
）　、バンクスロットがＦ２とすると、その後に来る最
初の演算用のバンクスロットは第８図から判るようにＥ
３〜Ｅ１であるから、そのバンクスロットが未使用であ
るならそのバンクスロットを使用することが決定され、
Ｂ３のタイミングでＶＲからリード（ＶＲ−ＲＥＡＤ）
Ｌ、演算を実行してＶＲヘライト（ＶＲ−ＷＲ４ＴＥ）
する処理を全バンクについて行い、Ｅｌで終了する。

次にアクセス系（ロード・ストア）パイプのバンクスロ
ット決定方法の説明図を第１１図に示す。

この図はＬＯＡＤ命令の例を示し、アクセス系のパイプ
（ＡまたはＢパイプ）は第８図に示すようにバンクスロ
ットとしてＫまたはＬの何れかを使用することになって
いるが、命令の発信時（ＳＴＡＲＴ）には、どのバンク
スロットを使用するか判らない状態である。これは、Ｌ
ＯＡＤ命令が発信した後に、メモリでの読み出しに要す
る時間や（競合で遅れる場合ある）、読み出しを行った
後のアラインメント（ＶＲのバンク対応の整列）等の処
理の時間等が一定せず不確定であるため、メモリから読
み出したデータをベクトルレジスタへライトするタイミ
ングを命令発信時に決定せず、ライトを行う直前に決定
していた。その様子は第１１図に示されているとおりで
ある。

［発明が解決しようとする課題］ 上記のように従来のベクトルデータ処理装置において、
アクセス系命令をパイプラインにより実行する場合にベ
クトルレジスタをリード・ライトするタイミングが決ま
ってないので、他のバンクスロットを多く必要とする命
令（例えば複合演算命令）によりハンクスロフトを多く
使用する必要が生した場合に、アクセス用のハンクスロ
ットをその命令の実行に利用しようとしても、命令発信
時に割当てることができず、動的にバンクスロットを割
当て利用することが困難であった。

本発明は、パイプライン実行中の命令は演算系アクセス
系を問わず全て命令発信時に、使用するバンクスロット
を決定するベクトルレジスタ制御方式を提供することを
目的とする。

［課題を解決するための手段］ 第１図ｆａｔは本発明の原理説明図、第１図中）は本発
明による命令管理機構の基本構成図を示す。

第１図（ａｌはパイプラインＡとＢ（アクセス系）がそ
れぞれロード（ｖＬＤ：ベクトルロード）命令とストア
（ｖｓＴＤ）命令を実行する場合について示され、Ａ、
Ｂの両パイプラインが両方とも空きの状態である時間ｔ
１とｔ２において、アクセス命令の発信時に使用するア
クセス系パイプラインのバンクスロットを決定する。

第１図（ａｌの場合、ロード命令（Ｖ　Ｌ　Ｄ）を発信
する時（ｔ１時点）に発信する命令の種類、発信のタイ
ミング、バンクビジー（バンクか使用中）情報、モデル
（ベクトルデータ処理装置の型式）の情報等に基づいて
、一番最短でベクトルレジスタにアクセスするタイミン
グを想定して使用するバンクスロットを決定する。その
後、そのパイプが空きになるまではパイプとバンクスロ
ットの対応を固定とする。

第１図中）に本発明の命令管理機構の基本構成図を示す
。図の１０は命令発信部、１１は命令発信制御部、１２
はバンクスロット管理部、１３は命令実行管理部、１４
〜１７は各実行パイプライン（アクセス用のパイプＡ、
Ｂ、演算系のパイプＥ。

Ｆ等）の制御回路を表す。

バンクスロット管理部１２は、バンクスロットを表すタ
イミング信号を発生するタイミング制御部１２１、アク
セス命令のバンクスロットを決定するアクセススロット
決定部１２２を備える。

命令実行管理部１３は各パイプラインによる命令実行の
状態を検出して管理し、検出情報を命令発信制御部１１
に通知する。

本発明はアクセス命令の発信時に使用するパイプが割当
てられると同時にベクトルレジスタをアクセスする複数
のバンクスロットのうちの何れを使用するかを各種条件
に基づいて決定し、そのパイプとバンクスロットの対応
を固定するものである。

［作用］ 第１図［ｂｌの命令発信部１０に命令がセントされると
、命令発信制御部１１はそのオペレーションコード（Ｏ
Ｐで表示）を取り出してアクセス命令であることをアク
セス命令検出部１１１で検出すると、バンクスロット管
理部１２を駆動する。この時、命令実行管理部１３から
は各パイプラインの制御回路１４〜１７からの情報を得
ることによりアクセス系のパイプラインＡ、Ｂの使用状
態がわかり、両方が空き状態である場合は他の情報、す
なわち、タイミング状態をタイミング制御部１２１から
入力し、モデル情報は予め島定された内容が入力されて
おり、アクセススロット決定部１２２において論理処理
により該アクセス命令が使用するバンクスロット（Ｌま
たはＫ）を決定する。

両パイプラインが空きでない場合は、既に以前の決定に
より使用されているバンクスロットを検出（命令実行管
理部１３から）することにより他の未使用のバンクスロ
ット（ＬまたはＫ）を使用することが決定される。決定
された使用バンクスロットの情報は命令発信時に対応す
るパイプライン制御回路の各ボート（１４または１５）
に実行終了まで保持される。マスクレジスタへのアクセ
スも同様に行われる。

［実施例］ 本発明の実施例構成図を第２図に示す。

第２図において、２０はスカラユニットから人力するベ
クトル命令を受は取り処理を行うヘクトル制御ユニット
、２１はベクトル命令を受は取るフエ’７チステージ（
Ｆステージ）、２２はヘクトル命令プリデコードステー
ジ（Ｐステージ）、２３はベクトル命令発信キューステ
ージ（Ｑステージ）、２４は命令発信制御部、２５はバ
ンクスロット管理部、２６は命令実行ステージ管理部、
２７１はＡパイプリード（Ｒｅａｄ）ステージ（ＡＲ３
で表示）、２７２はＡパイプスタートアップ（３ｔａｒ
Ｌ　　ｕｐ）ステージ（Ａ　Ｓ　Ｓで表示）、２７３は
Ａパイプターミネートステージ（ＡＴＳで表示）、２８
１〜２８３はＥパイプの各ステージＥＲ３，ＥＳＳ、Ｅ
ＴＳ、２９１〜２９３はＢパイプ（アクセス系用）の各
ステージＢＲ３，ＢＳＳ、ＢＴＳ、３０１〜３０３はＦ
パイプ（演算系用）の各ステージＦＲ３，ＦＳＳ、ＦＴ
Ｓ、３１は命令完了ステージ（ＶＵＳ）を表す。

ベクトル命令はＦステージ２１、Ｐステージ２２を介し
てＱステージ２３にセットされると、命令発信制御部２
４の制御により命令が対応する各実行パイプラインの制
御回路に送出される。その場合パイプライン制御回路の
各ステージがどのような働きをするかを第３図に示す。

図の場合はＡＤＤ命令（加算）の場合を示し演算系のパ
イプライン（ＥまたはＦ）により実行され、リードステ
ージによりベクトルレジスタからデータが読み出され、
セットアツプステージによる演算のための所定時間の経
過があると加算結果をベクトルレジスタに書き込むター
ミネートステージにおけるベクトルレジスタへの書き込
み（ＷＲｉＴＥ）が行われ、データの各エレメントにつ
いて行われる。

一方、命令発信制御部２４では命令がＱステージにセッ
トされると、バンクスロット管理部２５のスロット決定
回路２５２によるバンクスロットの決定が行われる。こ
の場合、命令のオペレージランコードをデコーダ２３１
により解読し、その結果が命令発信制御部２４に供給さ
れ、アクセス系の命令の時アクセス命令スロット決定回
路２５２が動作する。その他の演算系の命令は従来の技
術によりハンクスロフトが決定される。

タイミング制御部２５１から現在のタイミング状態が入
力され、命令実行ステージ管理部２６ではアクセス命令
バンクスロット使用状態回路２６１により、現在のアク
セス命令バンクスロットの使用状態を検出して、その情
報が命令発信制御部２４のアクセス命令スロット決定回
路２５２に入力される。

この命令実行ステージ管理部２６内のアクセス命令バン
クスロット使用状態回路２６１の回路構成を第４図に示
す。

第４図のオア回路４０，４１．４４およびアンド回路４
２．４３はバンクスロットＫが使用中であることを検出
する回路である。オア回路４０によりＡパイプの制御回
路の３つのステージ（ＡＲ５，Ａｓｓ、ＡＴＳ）の何れ
かに命令がセットされている場合を検出し、その時Ａパ
イプにスロットＫが既に指定されている（Ａ−ＰｉＰＥ
−４ｓ−３ＬＯＴ−Ｋ）場合アンド回路４２から“１”
出力が発生する。

オア回路４１はＢパイプが使用されていることを検出し
、その時ＡバイブがスロットＬ（逆にＢパイプはスロッ
トＫ）を指定されている場合をアンド回路４３により検
出し、オア回路４４からはスロットに使用中（ＳＬＯＴ
−に−Ｕｓｕａｌ）の信号出力を発生する。同様の回路
４５〜４９によりスロットＬが使用中（ＳＬＯＴ−Ｌ−
ＵＳＨＤ）の信号出力を得る。

次に第２図の命令発信制御部２４内に設けたアクセス命
令スロット決定回路２５２の構成図を第５図に示す。

第５図において、５０はスロット決定回路であり、命令
の種別情報（ＩＮＳＴＲＵＣＴＩＯＮ　ＴＹｒ’Ｅ）、
現在のバンクスロット情報（ＢＡＮＫ　５ＬＯＴ）　、
モデル情報（Ｍｏｄｅｌ、　Ｉｎｆ　、）を入力し、ア
クセス用の２つのバンクスロット（ＬまたはＫ）のうち
現在の時点で最適なバンクスロー／　トを選定する。そ
の場合、決定回路５０内に上記の各種の条件の組み合わ
せに対応する最適なバンクスロット情報がテーブル５０
１に保持されており、そのテーブルを参照することによ
り決定する。その結果、スロットＫがペター（ＳＬＯＴ
−に−ＢＥＴＴＥＲ）であるか、スロットＬがペター（
ＳＬＯＴ−Ｌ−ＢＥＴＴＥＲ）かの何れかが″ｌ′出力
を発生する。その出力はパイプライン制御回路のＡバイ
ブ用かＢバイブ用の何れのスタートステージに当該アク
セス命令が設定されたかによりアンド回路５１．５２，
５６．５７のいずれかを通ってオア回路５３．５８の一
方を介してアンド回路５４．５９に入力する。

アンド回路５４．５９はＡパイプとＢパイプの両者が空
き状態であることを表す信号（Ａ−Ｐｉｒ’Ｅ−Ｅ門Ｐ
ＴＹ　＆　Ｂ−ＰｉＰＥ−ＥＭＰＴＹ）が発生する時だ
け能動状態となり、ランチ５５．６０の一方をセントし
、他方をリセットする。ラッチ５５のセット出力はＡバ
イブはスロットＫに指定されたことを表し、ラッチ６０
のセット出力はＡパイプがスロットＬに指定されたこと
を表す。

すなわち、このラッチ５５．６０はＡ、　Ｈの２つのパ
イプが空き状態になると、その時に発信するアクセス命
令に最適なバンクスロットがスロット決定回路から出力
されると、それを保持して次に２つのパイプが空き状態
になるまで、アクセスパイプ（ＡまたはＢバイブ）と使
用するバンクスロットの関係を固定にする。なお、上記
実施例の説明では、ベクトルレジスタに関して説明した
がマスクレジスタＭＲについても同様に処理されること
は自明である。

［発明の効果］ 本発明によれば、命令の発信時の全ての命令のバンクス
ロットの使用状況を認識できるのでバンクスロットの動
的割当てが可能となる。

【図面の簡単な説明】 第１図ｆａｌは本発明の原理説明図、第１図中）は本発
明による命令管理機構の基本構成図、第２図は本発明の
実施例構成図、第３図はパイプライン制御回路の各ステ
ージ説明図、第４図はアクセス命令用バンクスロット（
Ｋ／Ｌ）使用状態回路の構成図、第５図はアクセス命令
スロット決定回路の構成図、第６図は従来のベクトルデ
ータ処理装置の構成図、第７図はベクトルレジスタとパ
イプラインの関係を示す図、第８図はバンクスロットと
パイプの対応例を示す図、第９図はバンクスロットとタ
イミング動作の関係を示す図、第１０図は演算系パイプ
のバンクスロット決定方法説明図、第１１図はアクセス
系パイプのバンクスロット決定方法を説明する図である
。 第１図ｆｂｌ中、 ｌＯ：命令発信部 １１：命令発信制御部 １２：バンクスロット管理部 １２１：タイミング制御部 １２２ニアクセススロット決定部 １３：命令実行管理部 １４〜１７：各実行パイプラインの制御回路。

Claims (1)

1. 【特許請求の範囲】 １乃至複数個のバンクを同時にアクセス可能とするベク
   トルレジスタと、 前記ベクトルレジスタ間で演算を実行する１乃至複数本
   の演算パイプラインと、 前記ベクトルレジスタと主記憶装置との間でデータ転送
   を行うアクセスパイプラインとを備え、各演算パイプラ
   インとアクセスパイプラインのベクトルレジスタに対す
   るアクセス開始タイミングを固定的に割当てたインター
   リーブ方式によるベクトルデータ処理装置におけるベク
   トルレジスタ制御方式において、 アクセス命令の発信時に、該アクセス命令が使用するベ
   クトルレジスタのアクセス開始タイミングを複数の割当
   てタイミングの一方に決定することを特徴とするベクト
   ルレジスタ制御方式。