JPH01309178A - マルチプロセッサのプロセッサ切換え装置 - Google Patents
マルチプロセッサのプロセッサ切換え装置Info
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- JPH01309178A JPH01309178A JP63140297A JP14029788A JPH01309178A JP H01309178 A JPH01309178 A JP H01309178A JP 63140297 A JP63140297 A JP 63140297A JP 14029788 A JP14029788 A JP 14029788A JP H01309178 A JPH01309178 A JP H01309178A
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
複数のスカラユニットから送られてくるベクトル命令を
処理する１つのベクトルユニットを備えたマルチプロセ
ッサシステムにおいて各スカラユニノトに対応するベク
トル命令をベクトルユニットにおいて切換えて実行する
ためのマルチプロセッサのプロセッサ切換え方式に関し
、 複数のスカラユニノトから送られたベクトル命令を１つ
のベクトルユニットにより処理する際に、スカラユニッ
ト系に対応する命令を系間で切換えるタイミングを選択
的に設定可能にしたマルチプロセソサのプロセッサ切換
え方式を提供することを目的とし、 スカラ命令を処理する複数のスカラユニットとこれらの
スカラユニソトから送られるベクトル命令を処理するベ
クトルユニットとから構成され、ベクトルユニットは複
数のスカラユニットから送られるベクトル命令を選択し
てパイプライン式に処理するだめの複数のステージを６
ｉｆえたマルチプロセッサのプロセッサ切換え方式にお
いて、前記複数のスカラユニノトの幹糸から供給される
ベクトル命令を、ベクトルユニットの実行パイプライン
に系間で切換え入力するための切換え回路と、切換え制
御回路とを備え、前記切換え制御回路は、上記複数ステ
ージの内のどのステージに一方の系の命令が存在しなく
なった時に他系の命令に切換えるかを制御する複数の切
換えモードを設け、その中の１つをモード設定スイッチ
により設定可能にするよう構成する。
処理する１つのベクトルユニットを備えたマルチプロセ
ッサシステムにおいて各スカラユニノトに対応するベク
トル命令をベクトルユニットにおいて切換えて実行する
ためのマルチプロセッサのプロセッサ切換え方式に関し
、 複数のスカラユニノトから送られたベクトル命令を１つ
のベクトルユニットにより処理する際に、スカラユニッ
ト系に対応する命令を系間で切換えるタイミングを選択
的に設定可能にしたマルチプロセソサのプロセッサ切換
え方式を提供することを目的とし、 スカラ命令を処理する複数のスカラユニットとこれらの
スカラユニソトから送られるベクトル命令を処理するベ
クトルユニットとから構成され、ベクトルユニットは複
数のスカラユニットから送られるベクトル命令を選択し
てパイプライン式に処理するだめの複数のステージを６
ｉｆえたマルチプロセッサのプロセッサ切換え方式にお
いて、前記複数のスカラユニノトの幹糸から供給される
ベクトル命令を、ベクトルユニットの実行パイプライン
に系間で切換え入力するための切換え回路と、切換え制
御回路とを備え、前記切換え制御回路は、上記複数ステ
ージの内のどのステージに一方の系の命令が存在しなく
なった時に他系の命令に切換えるかを制御する複数の切
換えモードを設け、その中の１つをモード設定スイッチ
により設定可能にするよう構成する。
［産業上の利用分野］
本発明は複数のスカラユニ、トから送られてくるベクト
ル命令を処理する１つのベクトルユニットを備えたマル
チプロセッサシステムにおいて各スカラユニノトに対応
するベクトル命令をベクトルユニットにおいて切換えて
実行するためのマルチプロセッサのプロセッサ切換え方
式に関する。
ル命令を処理する１つのベクトルユニットを備えたマル
チプロセッサシステムにおいて各スカラユニノトに対応
するベクトル命令をベクトルユニットにおいて切換えて
実行するためのマルチプロセッサのプロセッサ切換え方
式に関する。
科学技術計算機の一つに、スカラ命令を処理するスカラ
ユニノト（Ｓｃａｌａｒ Ｌｌｎｉｔ ： Ｓ Ｕ）を
複数備え、ベクトル命令を高速に処理するベクトルユニ
ット（Ｖｅｃｔｏｒ Ｕｎｉｔ ： Ｖ Ｕ）を一つ備
えたマルチプロセッサシステムがある。
ユニノト（Ｓｃａｌａｒ Ｌｌｎｉｔ ： Ｓ Ｕ）を
複数備え、ベクトル命令を高速に処理するベクトルユニ
ット（Ｖｅｃｔｏｒ Ｕｎｉｔ ： Ｖ Ｕ）を一つ備
えたマルチプロセッサシステムがある。
そのマルチプロセッサシステムでは、複数のスカラユニ
ソトに対し、ベクトルユニットの使用権を切換えながら
処理を進めている。しかし、ベクトルユニットは複数の
ステージからなるパイプラインにより処理されるため切
換えが行われてから実行開始までに時間を要する。その
ため他系の実行が終了する前に切換えを行って処理の効
率化が図られている。ところが、その切換制御のタイミ
ングにより各スカラユニソトのへクトルユニソトの使用
時間が計測されており、課金の関係で正確に使用時間を
計測することが望まれる場合や、使用時間に関係なく計
算を効率的に行いたい場合等の異なる要求が出されてい
る。
ソトに対し、ベクトルユニットの使用権を切換えながら
処理を進めている。しかし、ベクトルユニットは複数の
ステージからなるパイプラインにより処理されるため切
換えが行われてから実行開始までに時間を要する。その
ため他系の実行が終了する前に切換えを行って処理の効
率化が図られている。ところが、その切換制御のタイミ
ングにより各スカラユニソトのへクトルユニソトの使用
時間が計測されており、課金の関係で正確に使用時間を
計測することが望まれる場合や、使用時間に関係なく計
算を効率的に行いたい場合等の異なる要求が出されてい
る。
［従来の技術］
従来のスカラユニノト （以下ＳＵという）を２台とヘ
タ１−ルユニツト（以下ＶＵという）を１台持つマルチ
プロセッサのシステム構成図を第６図に示す。
タ１−ルユニツト（以下ＶＵという）を１台持つマルチ
プロセッサのシステム構成図を第６図に示す。
図において、６０は主記憶装置（ＭＳＵで表す）、６１
は記憶制御装置（ＭＣｔＪで表す）、６２はスカラユニ
ノトＯ（ＳＵＯで表す）、６３はスカラユニソト１（Ｓ
ＵＩで表す）、６４はベクトルデータ） （ＶＵで表す
）、６５はヘクトル実行ユニット（ＶＥＵで表す）、６
６はベクトル制御ユニット（ＶＣＵで表す）、６５０は
ロードパイプライン、６５１はストアパイプライン、６
５２はへクトルレノスタ（ＶＲで表す）、６５３は加算
パイプライン、６５４は乗算パイプライン、６５５は除
算パイプライン、６６０は制御信号を表す。
は記憶制御装置（ＭＣｔＪで表す）、６２はスカラユニ
ノトＯ（ＳＵＯで表す）、６３はスカラユニソト１（Ｓ
ＵＩで表す）、６４はベクトルデータ） （ＶＵで表す
）、６５はヘクトル実行ユニット（ＶＥＵで表す）、６
６はベクトル制御ユニット（ＶＣＵで表す）、６５０は
ロードパイプライン、６５１はストアパイプライン、６
５２はへクトルレノスタ（ＶＲで表す）、６５３は加算
パイプライン、６５４は乗算パイプライン、６５５は除
算パイプライン、６６０は制御信号を表す。
ＶＣＵ６６はベクトル命令を制御するユニットで、複数
のスカラユニソト５ＵＯ１ＳＵＩから送られてくるヘタ
１〜ル命令を受は取ると、命令単位で切換え制御されて
信号線６６０を通ってＶＥＵ６５に送られる。ＶＥＵ６
５はベクトル命令を実行するユニットであり、メモリと
の間でデータ転送を行うロードパイプライン６５０、ス
トアパイプライン６５１およびベクトルデータを保持す
るＶＲ６５２を持つ。また、ＶＲ６５２からヘクトルデ
ータを読み出して演算を行い、結果をＶＲ６５２に書き
込む命令を実行するために、加算パイプライン６５３、
乗算パイプライン６５４、除算パイプライン６５５を持
つ。
のスカラユニソト５ＵＯ１ＳＵＩから送られてくるヘタ
１〜ル命令を受は取ると、命令単位で切換え制御されて
信号線６６０を通ってＶＥＵ６５に送られる。ＶＥＵ６
５はベクトル命令を実行するユニットであり、メモリと
の間でデータ転送を行うロードパイプライン６５０、ス
トアパイプライン６５１およびベクトルデータを保持す
るＶＲ６５２を持つ。また、ＶＲ６５２からヘクトルデ
ータを読み出して演算を行い、結果をＶＲ６５２に書き
込む命令を実行するために、加算パイプライン６５３、
乗算パイプライン６５４、除算パイプライン６５５を持
つ。
第６図に示すベクトル命令を処理する機能を備えるヘク
トルブロセソサにおいては、ＭＳＵからの命令のフェッ
チはＳＵで行い、各ＳＵＯ，ＳＵ１はスカラ命令をフェ
ッチした時はＳＵ内で実行し、ベクトル命令をフェッチ
した時はＶＵへ渡す。
トルブロセソサにおいては、ＭＳＵからの命令のフェッ
チはＳＵで行い、各ＳＵＯ，ＳＵ１はスカラ命令をフェ
ッチした時はＳＵ内で実行し、ベクトル命令をフェッチ
した時はＶＵへ渡す。
ＶＵは複数のＳＵから送られるベクトル命令をセレクト
して実行する。ベクトル命令は一つのスカラユニットか
ら連続して送られるベクトル命令のかたまり（パケット
）を実行し終わる時、Ｓ’Ｕのセレクトを切換えて他の
スカラユニットからのベクトル命令を実行できるように
する。この場合、他のスカラユニットがセレクトされて
いるために、ベクトル命令の実行を行えないスカラユニ
ソトでは、命令実行時間を計測するためのタイマー（Ｃ
ＰＵタイマ）を止めておく。セレクトが切換わるとセレ
クトされたスカラユニソトのＣＰＵタイマは計測を開始
する。
して実行する。ベクトル命令は一つのスカラユニットか
ら連続して送られるベクトル命令のかたまり（パケット
）を実行し終わる時、Ｓ’Ｕのセレクトを切換えて他の
スカラユニットからのベクトル命令を実行できるように
する。この場合、他のスカラユニットがセレクトされて
いるために、ベクトル命令の実行を行えないスカラユニ
ソトでは、命令実行時間を計測するためのタイマー（Ｃ
ＰＵタイマ）を止めておく。セレクトが切換わるとセレ
クトされたスカラユニソトのＣＰＵタイマは計測を開始
する。
第７図に切換えとＣＰＵ時間の関係説明図を示す。スカ
ラユニソトのセレクトを行うタイミングとして先行スカ
ラユニットの命令が全て完了した時点で切換えを行えば
、ＣＰＵ時間は正確に計測されるが、切換えのオーバー
ヘッドが大きくなり性能が低下する。このような、一つ
の系の命令が完全に終了した時に切換えが行われる場合
の各県のＣＰＵ時間とＶＵの実行状態を第７図Ａ、に示
す。
ラユニソトのセレクトを行うタイミングとして先行スカ
ラユニットの命令が全て完了した時点で切換えを行えば
、ＣＰＵ時間は正確に計測されるが、切換えのオーバー
ヘッドが大きくなり性能が低下する。このような、一つ
の系の命令が完全に終了した時に切換えが行われる場合
の各県のＣＰＵ時間とＶＵの実行状態を第７図Ａ、に示
す。
逆に先行スカラユニソトの命令が全て完了する前に切換
えを行う先行制御を用いると、切換えオーバーヘッドが
小さくなる代わりにＣＰＵタイマの計測が不正確になる
。この例を第７図Ｂ、に示す。
えを行う先行制御を用いると、切換えオーバーヘッドが
小さくなる代わりにＣＰＵタイマの計測が不正確になる
。この例を第７図Ｂ、に示す。
［発明が解決しようとする課題］
上記したように、複数のスカラユニソトからのベクトル
命令を一つのへクトルユニ７）でパイプライン処理によ
り実行する場合、各スカラユニソト系に対応するＣＰＵ
時間（使用時間）が正確に実際の命令実行時間を表すよ
うにすると性能を落として（無駄時間がある）しまい、
性能を十分発揮させようとするとＣＰＵ時間が不正確に
なってしまうという、背反の関係にあることが問題とな
っている。
命令を一つのへクトルユニ７）でパイプライン処理によ
り実行する場合、各スカラユニソト系に対応するＣＰＵ
時間（使用時間）が正確に実際の命令実行時間を表すよ
うにすると性能を落として（無駄時間がある）しまい、
性能を十分発揮させようとするとＣＰＵ時間が不正確に
なってしまうという、背反の関係にあることが問題とな
っている。
本発明は、複数のスカラユニットから送られたベクトル
命令を１つのベクトルユニットにより処理する際に、ス
カラユニット系に対応する命令を系間で切換えるタイミ
ングを選択的に設定可能にしたマルチプロセッサのプロ
セッサ切換え方式を提供することを目的とする。
命令を１つのベクトルユニットにより処理する際に、ス
カラユニット系に対応する命令を系間で切換えるタイミ
ングを選択的に設定可能にしたマルチプロセッサのプロ
セッサ切換え方式を提供することを目的とする。
［課題を解決するための手段〕
・本発明の基本的構成図を第１図に示す。
第１図の１はスカラユニットＯ（ＳＵＯ） 、２はスカ
ラユニット１ （ＳＵＩ）、３はへクトルコントロー
ルユニノト（ＶＣＵ） 、４１．ｔＯ系のフェッチステ
ージ、５はｌ系のフェッチステージ、６は切換え回路、
７〜９はベクトル命令のパイプライン処理のための複数
のステージであるステージ■〜■、１０は切換制御回路
、１１はモード設定スイッチ を表す。
ラユニット１ （ＳＵＩ）、３はへクトルコントロー
ルユニノト（ＶＣＵ） 、４１．ｔＯ系のフェッチステ
ージ、５はｌ系のフェッチステージ、６は切換え回路、
７〜９はベクトル命令のパイプライン処理のための複数
のステージであるステージ■〜■、１０は切換制御回路
、１１はモード設定スイッチ を表す。
本発明は複数の切換えモードの中の一つをモード設定ス
イッチにより選択し、ベクトルユニットの複数ステージ
からの状態を表す信号がモード設定スイッチにより指定
された状態になると切換え信号を発生するよう制御する
ものである。
イッチにより選択し、ベクトルユニットの複数ステージ
からの状態を表す信号がモード設定スイッチにより指定
された状態になると切換え信号を発生するよう制御する
ものである。
［作用］
ＳＵＯまたはＳＵＩからのベクトル命令はそれぞれ対応
するフェッチステージ４，５にセットされ、次に切換え
回路６において切換え制御回路１０に制御されて何れか
一方の命令が選択されてステージ■ （７）に送られ、
順次ステージＩＩ （８） 。
するフェッチステージ４，５にセットされ、次に切換え
回路６において切換え制御回路１０に制御されて何れか
一方の命令が選択されてステージ■ （７）に送られ、
順次ステージＩＩ （８） 。
■（９）をとおって処理される。切換え制御回路１０は
各ステージ４．５．７〜９の状態情報（ベクトル命令の
有無、命令が有る時は０系かｌ系かの情報）を信号線■
、■、■、■、■から入力し゛ており、どのステージま
で一方の系の命令が進んだか判別することができる。
各ステージ４．５．７〜９の状態情報（ベクトル命令の
有無、命令が有る時は０系かｌ系かの情報）を信号線■
、■、■、■、■から入力し゛ており、どのステージま
で一方の系の命令が進んだか判別することができる。
一方、切換え制御回路ＩＯにはモード設定スイッチ１１
が設けられ、そのスイッチをＡ〜Ｃの何れかに設定する
と、それに対応した切換えモードが設定される。切換え
モードとしては、例えば、Ａのモードとして、全てのス
テージから一方の系の命令が無くなった時に他系の命令
に切換えを行い、Ｂのモードとしてステージ■（９）か
ら一方の系の命令が無くなった時に他系の命令に切換え
を行い、Ｃのモードとしてステージ■ （８）から一方
の系の命令が無くなった時に他系の命令に切換えを行う
、というようにすることができる。
が設けられ、そのスイッチをＡ〜Ｃの何れかに設定する
と、それに対応した切換えモードが設定される。切換え
モードとしては、例えば、Ａのモードとして、全てのス
テージから一方の系の命令が無くなった時に他系の命令
に切換えを行い、Ｂのモードとしてステージ■（９）か
ら一方の系の命令が無くなった時に他系の命令に切換え
を行い、Ｃのモードとしてステージ■ （８）から一方
の系の命令が無くなった時に他系の命令に切換えを行う
、というようにすることができる。
この切換え信号により対応するＳＵＯまたはＳＵｌによ
るベクトルユニットの使用権が与えられ、それぞれのＣ
ＰＵ時間（タイマ）が計測を開始する。
るベクトルユニットの使用権が与えられ、それぞれのＣ
ＰＵ時間（タイマ）が計測を開始する。
このように複数のモードを選択可能に設けることにより
、実際のベクトルユニットの使用時間をスカラユニソト
毎に正確に計測する必要がある場合（例えば、使用時間
で料金を払うシステムの計算センター等）は、完全に一
方の系の命令の実行が終了してから他系の命令に切換え
る前記Ａの切換えモードに設定し、スカラユニット毎の
使用時間を正確にする必要が無い場合（使用時間で課金
を行わない計算機等）は、先回り制御により途中のステ
ージから一方の系の命令が無くなると他系の命令に切換
える前記ＢまたはＣの切換えモードに設定すればよい。
、実際のベクトルユニットの使用時間をスカラユニソト
毎に正確に計測する必要がある場合（例えば、使用時間
で料金を払うシステムの計算センター等）は、完全に一
方の系の命令の実行が終了してから他系の命令に切換え
る前記Ａの切換えモードに設定し、スカラユニット毎の
使用時間を正確にする必要が無い場合（使用時間で課金
を行わない計算機等）は、先回り制御により途中のステ
ージから一方の系の命令が無くなると他系の命令に切換
える前記ＢまたはＣの切換えモードに設定すればよい。
［実施例コ
本発明の実施例構成図を第２図に示し、切換え回路制御
部に含まれるＢＵＳＹ検出回路の構成図を第３図に示し
、切換え回路の構成図を第４図に示す。
部に含まれるＢＵＳＹ検出回路の構成図を第３図に示し
、切換え回路の構成図を第４図に示す。
第２図の２０．２１はＳＵＯ，ＳＵＩ、２２はベクトル
コントロールユニット（ＶＣＵ） 、２３は０系のベク
トルフェッチレジスタＯ（ＶｅｃｔｏｒＦｅｔｃｈ Ｓ
ｔａｇｅ Ｒｅｇｉｓｔｅｒ ： Ｖ Ｆ Ｓ ＲＯで
表す）とベクトルフエフチハノフｙ Ｏ（Ｖｅｃｔｏｒ
Ｆｅｔｃｈ Ｂｕｆｆｅｒ Ｒｅｇｉｓｔｅｒ
： Ｖ Ｆ Ｂ Ｏで表す）からなるヘクトルフエッチ
ステージ（ＶＦＳＯ） 、２４は１系のへクトルフェソ
チレジスタ１ （ＶＦＳＲＩ）とへクトルフエッチバ
ッファ１ （ＶＦＢＩ）からなるヘクトルフエッチステ
ージ（ＶＦＳＩ） 、２５は切換え回路、２６は切換え
回路制御部、２７は切換えモード設定部、２８はベクト
ルプリデコードステージ（Ｖｅｃｔｏｒ Ｐｒｅ−Ｄｅ
ｃｏｄｅ Ｓｔａｇｅ ： Ｖ Ｐ Ｓで表す）、２９
はベクトルキューステージ（Ｖｅｃｔｏｒ［１ｕｅｕｅ
Ｓｔａｇｅ ： Ｖ Ｑ Ｓで表す）、３０はベクト
ルェクシキュートステージ（Ｖｅｃｔｏｒ Ｅｘｅｃｕ
Ｌｅ Ｓｔａｇｅ： ＶＥＳで表す）を表す。
コントロールユニット（ＶＣＵ） 、２３は０系のベク
トルフェッチレジスタＯ（ＶｅｃｔｏｒＦｅｔｃｈ Ｓ
ｔａｇｅ Ｒｅｇｉｓｔｅｒ ： Ｖ Ｆ Ｓ ＲＯで
表す）とベクトルフエフチハノフｙ Ｏ（Ｖｅｃｔｏｒ
Ｆｅｔｃｈ Ｂｕｆｆｅｒ Ｒｅｇｉｓｔｅｒ
： Ｖ Ｆ Ｂ Ｏで表す）からなるヘクトルフエッチ
ステージ（ＶＦＳＯ） 、２４は１系のへクトルフェソ
チレジスタ１ （ＶＦＳＲＩ）とへクトルフエッチバ
ッファ１ （ＶＦＢＩ）からなるヘクトルフエッチステ
ージ（ＶＦＳＩ） 、２５は切換え回路、２６は切換え
回路制御部、２７は切換えモード設定部、２８はベクト
ルプリデコードステージ（Ｖｅｃｔｏｒ Ｐｒｅ−Ｄｅ
ｃｏｄｅ Ｓｔａｇｅ ： Ｖ Ｐ Ｓで表す）、２９
はベクトルキューステージ（Ｖｅｃｔｏｒ［１ｕｅｕｅ
Ｓｔａｇｅ ： Ｖ Ｑ Ｓで表す）、３０はベクト
ルェクシキュートステージ（Ｖｅｃｔｏｒ Ｅｘｅｃｕ
Ｌｅ Ｓｔａｇｅ： ＶＥＳで表す）を表す。
動作を説明すると、ベクトル命令はＳＵＯ，ＳＵｌから
各々のバスを介してそれぞれＶＦＳＲＯｌＶＦＳＲＩに
入力され、この後ＳＵＯ側の動作について述べると、Ｖ
ＦＳＲＯに命令がフェッチされた時、ベクトルフェソチ
バフファＶＦＢＯが空でありかつ、切換回路制御部２６
により切換え回路２５がＳＵＯ側に切換えられると、命
令はＶＦＳＲＯからＶＰＳ２Ｂに送られる。
各々のバスを介してそれぞれＶＦＳＲＯｌＶＦＳＲＩに
入力され、この後ＳＵＯ側の動作について述べると、Ｖ
ＦＳＲＯに命令がフェッチされた時、ベクトルフェソチ
バフファＶＦＢＯが空でありかつ、切換回路制御部２６
により切換え回路２５がＳＵＯ側に切換えられると、命
令はＶＦＳＲＯからＶＰＳ２Ｂに送られる。
ＶＦＢＯに先行命令がはいっているが、または切換え回
路２５がＳＵｌ側を選択している場合はＶＦＳＲＯから
ＶＦＢＯに移動してバッファリングされる。ＶＦＢＯに
入っている命令は切換え回路２５がＳＵＯをセレクトし
たときに先頭のものがＶＰＳに移動する。以上のＳＵＯ
側の動作はＳＵｌからの命令に関してＳＵｌ側で同様に
行われる。
路２５がＳＵｌ側を選択している場合はＶＦＳＲＯから
ＶＦＢＯに移動してバッファリングされる。ＶＦＢＯに
入っている命令は切換え回路２５がＳＵＯをセレクトし
たときに先頭のものがＶＰＳに移動する。以上のＳＵＯ
側の動作はＳＵｌからの命令に関してＳＵｌ側で同様に
行われる。
切換え回路制御部２６は、ＳＵＯから送られたベクトル
命令（以後Ｏ系のベクトル命令という）とＳＵＩから送
られたベクトル命令（以後１系のベクトル命令という）
のどちらをデコードステージへ移すかを切換え制御する
。
命令（以後Ｏ系のベクトル命令という）とＳＵＩから送
られたベクトル命令（以後１系のベクトル命令という）
のどちらをデコードステージへ移すかを切換え制御する
。
この切換えは、命令パケット単位でＶＵ（ベクトルユニ
ット）使用権を切換えることであり、命令バケットとは
ベクトル命令が途切れないで連続実行できる範囲の命令
列のかたまりを表す。
ット）使用権を切換えることであり、命令バケットとは
ベクトル命令が途切れないで連続実行できる範囲の命令
列のかたまりを表す。
従って、θ系の命令パケットが終了した後、１系の命令
バケットを開始するよう切換えられる。
バケットを開始するよう切換えられる。
ＶＵ使用権はＯ系と１系の間で完全に排他的であり、Ｖ
Ｕ使用権のある系の命令が選択されると次のステージで
ＶＰＳ２８にセットされる。但し、このＶＵ使用権をス
イッチングするタイミングによって両系の命令バケット
間のオーバーラツプの度合が異なり、Ｏ系の命令パケッ
トが実行中の間１系の命令はＶＦＳ （ＶＦＳＲ，ＶＦ
Ｒ）で待っているが、ｌ系のＶＵ使用権がオンになった
時点でｖｐｓにセットされる。
Ｕ使用権のある系の命令が選択されると次のステージで
ＶＰＳ２８にセットされる。但し、このＶＵ使用権をス
イッチングするタイミングによって両系の命令バケット
間のオーバーラツプの度合が異なり、Ｏ系の命令パケッ
トが実行中の間１系の命令はＶＦＳ （ＶＦＳＲ，ＶＦ
Ｒ）で待っているが、ｌ系のＶＵ使用権がオンになった
時点でｖｐｓにセットされる。
切換え回路制御部２６によりセレクトされた各県のヘク
トル命令はＶＰＳ２８において、デコードされるととも
に例外チエツクが行われた後・ＶＱＳ２９へ移りキュー
バッファにセットされる。
トル命令はＶＰＳ２８において、デコードされるととも
に例外チエツクが行われた後・ＶＱＳ２９へ移りキュー
バッファにセットされる。
次にＶＱＳ２９の命令はメモリへのアクセスや演算を実
行するＶＥＳ３０に送られ、同時に命令実行パイプライ
ン（図示せず）に発信され、実行終了により開放される
。
行するＶＥＳ３０に送られ、同時に命令実行パイプライ
ン（図示せず）に発信され、実行終了により開放される
。
切換え回路制御部２６は、切換えモード設定部２７のモ
ード設定スイッチにより設定された■〜す＼ ■で示すモード１〜３の何９く入力される。切換え回路
制御部は第３図のＡ、Ｂに示すＯ系と１系のＢＵＳＹ検
出回路を備え、その出力を第４図に示す切換え回路に供
給して切換えを制御する。
ード設定スイッチにより設定された■〜す＼ ■で示すモード１〜３の何９く入力される。切換え回路
制御部は第３図のＡ、Ｂに示すＯ系と１系のＢＵＳＹ検
出回路を備え、その出力を第４図に示す切換え回路に供
給して切換えを制御する。
このＢＵＳＹ検出回路の構成図を第３図を用いて説明す
ると、図のＡ、Ｂにおいて、３１〜３３．３７．４１〜
４３および４７はオア回路、３４〜３６．４４〜４６は
アンド回路を表す。
ると、図のＡ、Ｂにおいて、３１〜３３．３７．４１〜
４３および４７はオア回路、３４〜３６．４４〜４６は
アンド回路を表す。
第３図Ａ、に示すＯ系のＢＵＳＹ検出回路について説明
すると、切換えモード１〜３は第２図の切換えモード設
定部２７からの入力である。ＶＦＳＯ−ＢＵＳＹＯ，Ｖ
ＰＳ−ＢＵＳＹＯ，ＶＱＳ−ＢＵＳＹＯ，ＶＥＳ−ＢＵ
ＳＹＯ（７）各信号は、それぞれ第２図のＶＦＳｏ、２
３、ＶＰＳ２８、ＶＱＳ２９、ＶＥＳ３０の各ステージ
にθ系の命令が有るか否かを表す信号であり、０系の信
号があれば“ｌ”出力を発生し、無ければ“０″出力を
発生する。このＡ６の回路において、オア回路３１はＶ
ＦＳＯからＶＥＳ３０までの４つのステージの中の少な
くとも１つに０系の命令が有ると“１”出力を発生し、
オア回路３２はＶＦＳ ＯからＶＱＳ２９までの３つの
ステージの内の少なくとも１つに０系の命令が有ると“
１”出力を発生し、オア回路３３はＶＦＳＯとＶＰＳ２
８の２つのステージの少なくとも一方に０系の命令があ
ると“１′出力を発生する。
すると、切換えモード１〜３は第２図の切換えモード設
定部２７からの入力である。ＶＦＳＯ−ＢＵＳＹＯ，Ｖ
ＰＳ−ＢＵＳＹＯ，ＶＱＳ−ＢＵＳＹＯ，ＶＥＳ−ＢＵ
ＳＹＯ（７）各信号は、それぞれ第２図のＶＦＳｏ、２
３、ＶＰＳ２８、ＶＱＳ２９、ＶＥＳ３０の各ステージ
にθ系の命令が有るか否かを表す信号であり、０系の信
号があれば“ｌ”出力を発生し、無ければ“０″出力を
発生する。このＡ６の回路において、オア回路３１はＶ
ＦＳＯからＶＥＳ３０までの４つのステージの中の少な
くとも１つに０系の命令が有ると“１”出力を発生し、
オア回路３２はＶＦＳ ＯからＶＱＳ２９までの３つの
ステージの内の少なくとも１つに０系の命令が有ると“
１”出力を発生し、オア回路３３はＶＦＳＯとＶＰＳ２
８の２つのステージの少なくとも一方に０系の命令があ
ると“１′出力を発生する。
このオア回路３１の出力は切換えモード１の出力とアン
ド回路３４で論理積がとられ、オア回路３２の出力はア
ンド回路３５で切換えモード２の出力と論理積がとられ
、オア回路３３の出力はアンド回路３６で切換えモード
３の出力と論理積がとられ、各アンド回路３４〜３６の
出力はオア回路３７を介して出力ＢＵＳＹ 、０とな
る。
ド回路３４で論理積がとられ、オア回路３２の出力はア
ンド回路３５で切換えモード２の出力と論理積がとられ
、オア回路３３の出力はアンド回路３６で切換えモード
３の出力と論理積がとられ、各アンド回路３４〜３６の
出力はオア回路３７を介して出力ＢＵＳＹ 、０とな
る。
この出力ＢＵＳＹ Ｏは、“１″出力の時は、指定さ
れたモードでの切換えが行えない（または指定されたス
テージ中に０系の命令が存在している）ことを表し、′
Ｏ”になると指定されたステージからＯ系の命令が無く
なったので、Ｏ系から１系への切換えができることを表
す。
れたモードでの切換えが行えない（または指定されたス
テージ中に０系の命令が存在している）ことを表し、′
Ｏ”になると指定されたステージからＯ系の命令が無く
なったので、Ｏ系から１系への切換えができることを表
す。
第３図Ｂ、には１系のＢＵＳＹ １を発生するＢＵＳ
ＹＩ検出回路が示されており、その構成はＡ、と同様で
あり、説明を省略する。
ＹＩ検出回路が示されており、その構成はＡ、と同様で
あり、説明を省略する。
第４図に切換え回路の構成図が示されている。
この図の５０は七ノド優先のセット・リセット型ランチ
回路（以下ＳＲＯという）、５１はリセット優先のセッ
トリセット型ラッチ回路（以下ＳＲ１という）、５２．
５３はアンド回路、５４はオア回路、ＢＵＳＹＯ，ＢＵ
ＳＹＩは第３図Ａ、 Ｂに示す回路の出力、ＶＦＳＯ
，ＶＦＳＩ、ＶＰＳはそれぞれ第２図の２３．２４．２
８として示す各ステージを表す。
回路（以下ＳＲＯという）、５１はリセット優先のセッ
トリセット型ラッチ回路（以下ＳＲ１という）、５２．
５３はアンド回路、５４はオア回路、ＢＵＳＹＯ，ＢＵ
ＳＹＩは第３図Ａ、 Ｂに示す回路の出力、ＶＦＳＯ
，ＶＦＳＩ、ＶＰＳはそれぞれ第２図の２３．２４．２
８として示す各ステージを表す。
動作を説明すると、ＢＵＳＹＯとＢＵＳＹＩがともに“
０”の時は、ＳＲＯがセントされて、ＳＲ１がリセット
され、その結果ＶＦＳＯ（Ｏ系のへクトルフェンチステ
ージ）の出力がアンド回路５２、オア回路５４を通って
ＶＰＳ （ベクトルプリデコードステージ）へ送られる
。
０”の時は、ＳＲＯがセントされて、ＳＲ１がリセット
され、その結果ＶＦＳＯ（Ｏ系のへクトルフェンチステ
ージ）の出力がアンド回路５２、オア回路５４を通って
ＶＰＳ （ベクトルプリデコードステージ）へ送られる
。
ＢＵＳＹＯ，！：ＢＵＳＹＩがともに“１°の時は、前
の状態が保たれ、ＢＵＳＹＯが１″で、ＢＵＳＹＩが０
“になると、ＳＲＯがセットされ、ＳＲＩがリセットさ
れ、この時ＶＦＳ Ｏの出力が選択される。ＢＵＳＹＯ
が“０”でＢＵＳＹＩが“１″になると、ＳＲＯがリセ
ットされ、ＳＲＩがセットされて、その結果ＶＦＳ １
が選択される。
の状態が保たれ、ＢＵＳＹＯが１″で、ＢＵＳＹＩが０
“になると、ＳＲＯがセットされ、ＳＲＩがリセットさ
れ、この時ＶＦＳ Ｏの出力が選択される。ＢＵＳＹＯ
が“０”でＢＵＳＹＩが“１″になると、ＳＲＯがリセ
ットされ、ＳＲＩがセットされて、その結果ＶＦＳ １
が選択される。
次に上記実施例に示す各切換えモードの動作例を第５図
に示す。以下に各モードの説明をする。
に示す。以下に各モードの説明をする。
（１）切換えモードｌ：完全に排他切換えこの切換えモ
ード１では、θ系の命令パケ・７トの最後の命令が完了
する時（ＶＥＬＪで実行が終了する時）、Ｏ系のＶＵ（
ベクトルユニット）使用権をオフ（０系のＣＰＵ時間の
計測を停止）にし、ｌ系のＶＵ使用権をオン（ｌ系の０
２０時間の計測を開始）する。このタイミングで１系の
命令がＶＰＳにセソＩ・され、直ちにＶＱＳにセットさ
れ実行パイプラインに発信される。
ード１では、θ系の命令パケ・７トの最後の命令が完了
する時（ＶＥＬＪで実行が終了する時）、Ｏ系のＶＵ（
ベクトルユニット）使用権をオフ（０系のＣＰＵ時間の
計測を停止）にし、ｌ系のＶＵ使用権をオン（ｌ系の０
２０時間の計測を開始）する。このタイミングで１系の
命令がＶＰＳにセソＩ・され、直ちにＶＱＳにセットさ
れ実行パイプラインに発信される。
この方法では、０系と１系のオーバーラツプがないため
、ＣＰＵタイマの誤差はないが、ＶＦＳからの立ち上が
りが見えてしまう。（無駄な時間が発生ずる。） （２）切換えモード２：ＶＱＳまで排他切換えこの切換
えモード２では、０系の命令バケットの最後の命令が発
信され、ＶＦＳ〜ＶＱＳまでにＯ系の命令が無くなる条
件で、０系のＶＵ使用権をオフにし同時に１系のＶＵ使
用権をオンにする。
、ＣＰＵタイマの誤差はないが、ＶＦＳからの立ち上が
りが見えてしまう。（無駄な時間が発生ずる。） （２）切換えモード２：ＶＱＳまで排他切換えこの切換
えモード２では、０系の命令バケットの最後の命令が発
信され、ＶＦＳ〜ＶＱＳまでにＯ系の命令が無くなる条
件で、０系のＶＵ使用権をオフにし同時に１系のＶＵ使
用権をオンにする。
このタイミングで１系の命令がｖＰＳにセントされ、直
ちにＶＱＳにセットされて発信される。
ちにＶＱＳにセットされて発信される。
この時、Ｏ系の命令がまだ終了していな（でもよい。１
系の命令を発信しようとする命令実行パイプをＯ系の命
令が使用中の時のみＶＱＳで待たされるが、それ以外の
場合には直ちに発信される。
系の命令を発信しようとする命令実行パイプをＯ系の命
令が使用中の時のみＶＱＳで待たされるが、それ以外の
場合には直ちに発信される。
この方法では、０系と１系の間で命令発信の追い越しは
起きない。また、ＣＰＵタイマの誤差としては第５図に
示すように最悪で他系の１命令の実行時間分位多くなる
参・ことがある。
起きない。また、ＣＰＵタイマの誤差としては第５図に
示すように最悪で他系の１命令の実行時間分位多くなる
参・ことがある。
（３）切換えモード３ ： ＶＰＳまで排他切換えこの
切換えモード３では、０系の命令パケットの最後の命令
がＶＱＳにセットされ、ＶＦＳとＶＰＳにＯ系の命令が
なくなる条件で、０系のＶ Ｕ使用権をオフにし、同時
に１系のＶＵ使用権をオンにする。このタイミングで１
系の命令がＶＰＳにセットされ、直ちにＶＱＳにセット
されて発信される。この時０系の命令がまだ終了してい
なくてもよいしＯ系の命令を追い越してもよい。
切換えモード３では、０系の命令パケットの最後の命令
がＶＱＳにセットされ、ＶＦＳとＶＰＳにＯ系の命令が
なくなる条件で、０系のＶ Ｕ使用権をオフにし、同時
に１系のＶＵ使用権をオンにする。このタイミングで１
系の命令がＶＰＳにセットされ、直ちにＶＱＳにセット
されて発信される。この時０系の命令がまだ終了してい
なくてもよいしＯ系の命令を追い越してもよい。
この場合のＣＰＵタイマの誤差としては第５図に示すよ
うな、最悪な時で他系の複数命令の実行時間分多くなる
ことがある。
うな、最悪な時で他系の複数命令の実行時間分多くなる
ことがある。
［発明の効果］
本発明によれば、マルチプロセンサの性能を重視するか
、ＣＰＵタイマの正確度を重視するか、それらの中間を
とるかというマルチプロセッサの利用条件に応じて切換
えモードを任意に設定することができる。
、ＣＰＵタイマの正確度を重視するか、それらの中間を
とるかというマルチプロセッサの利用条件に応じて切換
えモードを任意に設定することができる。
第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図はＢＵＳＹ検出回路の構成図、第４図は
切換え回路の構成図、第５図は各切換えモードの動作例
を示す図、第６図は従来のマルチプロセッサのシステム
構成図、第７図は切換えとＣＰＵ時間の関係説明図であ
る。 第１図中、 １ニスカラユニツトＯ（Ｓ［ＪＯ） ２ニスカラユニツトｌ （ＳＵＩ） ３：ベクトルコントロールユニソト（ＶＣＵ）４：０系
のフェッチステージ ５：１系のフェッチステージ ６：切換え回路 ７〜９；パイプラインの各ステージＩ〜■ｌＯ：切換制
？ｉｉ１回路 １１：モード設定スイッチ 第 １ 図 コ・ ００００ − Ｃ％Ｊ
ｅｙ＞フッフッ １ １
１０″ｌ″ｌ″′ 中 中
中＞＞＞＞ ！５Ｓ ６
５−一一一 −へ ｃ
ｑ ｃｎｎフッコツ １ １
１″ｌ （ｎ ＩＩｎ Ｉ″ 中
中 中−Ｉ背 ぜ
１背■（１）（１）ａす ＬｏＬｃｊＬＬｌ藝邸つ ＞＞＞＞ ６ ６ ５〉
ω ω 〉従来のマ
ルチプロセッサのシステムキ萬成図第６図
構成図、第３図はＢＵＳＹ検出回路の構成図、第４図は
切換え回路の構成図、第５図は各切換えモードの動作例
を示す図、第６図は従来のマルチプロセッサのシステム
構成図、第７図は切換えとＣＰＵ時間の関係説明図であ
る。 第１図中、 １ニスカラユニツトＯ（Ｓ［ＪＯ） ２ニスカラユニツトｌ （ＳＵＩ） ３：ベクトルコントロールユニソト（ＶＣＵ）４：０系
のフェッチステージ ５：１系のフェッチステージ ６：切換え回路 ７〜９；パイプラインの各ステージＩ〜■ｌＯ：切換制
？ｉｉ１回路 １１：モード設定スイッチ 第 １ 図 コ・ ００００ − Ｃ％Ｊ
ｅｙ＞フッフッ １ １
１０″ｌ″ｌ″′ 中 中
中＞＞＞＞ ！５Ｓ ６
５−一一一 −へ ｃ
ｑ ｃｎｎフッコツ １ １
１″ｌ （ｎ ＩＩｎ Ｉ″ 中
中 中−Ｉ背 ぜ
１背■（１）（１）ａす ＬｏＬｃｊＬＬｌ藝邸つ ＞＞＞＞ ６ ６ ５〉
ω ω 〉従来のマ
ルチプロセッサのシステムキ萬成図第６図
Claims (1)
- 【特許請求の範囲】 スカラ命令を処理する複数のスカラユニット（ＳＵ０、
ＳＵ１）とこれらのスカラユニットから送られるベクト
ル命令を処理するベクトルユニット（ＶＵ）とから構成
され、ベクトルユニットは複数のスカラユニットから送
られるベクトル命令を選択してパイプライン式に処理す
るための複数のステージを備えたマルチプロセッサのプ
ロセッサ切換え方式において、 前記複数のスカラユニットの各系（０系、１系）から供
給されるベクトル命令を、ベクトルユニットの実行パイ
プラインに系間で切換え入力するための切換え回路（６
）と、切換え制御回路（１０）とを備え、 前記切換え制御回路（１０）、上記複数ステージの内の
どのステージに一方の系の命令が存在しなくなった時に
他系の命令に切換えるかを制御する複数の切換えモード
（Ａ〜Ｃ）を設け、その中の１つをモード設定スイッチ
（１１）により設定可能にすることを特徴とするマルチ
プロセッサのプロセッサ切換え方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140297A JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
| EP89305523A EP0346003B1 (en) | 1988-06-07 | 1989-06-01 | Multiprocessor control system |
| DE68917647T DE68917647T2 (de) | 1988-06-07 | 1989-06-01 | Multiprozessorsteuerungssystem. |
| CA000601891A CA1315006C (en) | 1988-06-07 | 1989-06-06 | Multiprocessor control system |
| US07/362,601 US5001627A (en) | 1988-06-07 | 1989-06-07 | Multiprocessor control system for selectively executing vector instructions from scaler units to be executed in a vector unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140297A JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01309178A true JPH01309178A (ja) | 1989-12-13 |
| JPH06105460B2 JPH06105460B2 (ja) | 1994-12-21 |
Family
ID=15265510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140297A Expired - Fee Related JPH06105460B2 (ja) | 1988-06-07 | 1988-06-07 | マルチプロセッサのプロセッサ切換え装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001627A (ja) |
| EP (1) | EP0346003B1 (ja) |
| JP (1) | JPH06105460B2 (ja) |
| CA (1) | CA1315006C (ja) |
| DE (1) | DE68917647T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03233630A (ja) * | 1990-02-08 | 1991-10-17 | Nec Corp | 情報処理装置 |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| RU1804645C (ru) * | 1991-03-27 | 1993-03-23 | Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева | Центральный процессор |
| US5530881A (en) * | 1991-06-06 | 1996-06-25 | Hitachi, Ltd. | Vector processing apparatus for processing different instruction set architectures corresponding to mingled-type programs and separate-type programs |
| IT1264302B1 (it) * | 1993-12-24 | 1996-09-23 | Rainer Srl | Macchina per la lavorazione di una lamiera. |
| US5663961A (en) * | 1995-02-24 | 1997-09-02 | Motorola, Inc. | Packet switch with centralized buffering for many output channels |
| US6535905B1 (en) | 1999-04-29 | 2003-03-18 | Intel Corporation | Method and apparatus for thread switching within a multithreaded processor |
| US6507862B1 (en) | 1999-05-11 | 2003-01-14 | Sun Microsystems, Inc. | Switching method in a multi-threaded processor |
| US6341347B1 (en) * | 1999-05-11 | 2002-01-22 | Sun Microsystems, Inc. | Thread switch logic in a multiple-thread processor |
| US6542921B1 (en) | 1999-07-08 | 2003-04-01 | Intel Corporation | Method and apparatus for controlling the processing priority between multiple threads in a multithreaded processor |
| US6357016B1 (en) | 1999-12-09 | 2002-03-12 | Intel Corporation | Method and apparatus for disabling a clock signal within a multithreaded processor |
| US6496925B1 (en) | 1999-12-09 | 2002-12-17 | Intel Corporation | Method and apparatus for processing an event occurrence within a multithreaded processor |
| US6889319B1 (en) | 1999-12-09 | 2005-05-03 | Intel Corporation | Method and apparatus for entering and exiting multiple threads within a multithreaded processor |
| US7051329B1 (en) | 1999-12-28 | 2006-05-23 | Intel Corporation | Method and apparatus for managing resources in a multithreaded processor |
| US7856633B1 (en) | 2000-03-24 | 2010-12-21 | Intel Corporation | LRU cache replacement for a partitioned set associative cache |
| US7127561B2 (en) | 2001-12-31 | 2006-10-24 | Intel Corporation | Coherency techniques for suspending execution of a thread until a specified memory access occurs |
| US7363474B2 (en) | 2001-12-31 | 2008-04-22 | Intel Corporation | Method and apparatus for suspending execution of a thread until a specified memory access occurs |
| US8024735B2 (en) | 2002-06-14 | 2011-09-20 | Intel Corporation | Method and apparatus for ensuring fairness and forward progress when executing multiple threads of execution |
| US20250130799A1 (en) * | 2023-10-19 | 2025-04-24 | Ampere Computing Llc | Techniques for performing non-vector micro-operations on vector hardware |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5194734A (en) * | 1975-02-19 | 1976-08-19 | Tajushorisochino enzanseigyohoshiki | |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
| DE3379690D1 (en) * | 1982-09-03 | 1989-05-24 | Hitachi Ltd | Data processing system |
| KR900001999B1 (ko) * | 1984-11-30 | 1990-03-31 | 후지쓰 가부시끼가이샤 | 멀티프로세서 시스템(multiprocessor system) |
| US4875161A (en) * | 1985-07-31 | 1989-10-17 | Unisys Corporation | Scientific processor vector file organization |
| US4903196A (en) * | 1986-05-02 | 1990-02-20 | International Business Machines Corporation | Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor |
| US4760525A (en) * | 1986-06-10 | 1988-07-26 | The United States Of America As Represented By The Secretary Of The Air Force | Complex arithmetic vector processor for performing control function, scalar operation, and set-up of vector signal processing instruction |
-
1988
- 1988-06-07 JP JP63140297A patent/JPH06105460B2/ja not_active Expired - Fee Related
-
1989
- 1989-06-01 EP EP89305523A patent/EP0346003B1/en not_active Expired - Lifetime
- 1989-06-01 DE DE68917647T patent/DE68917647T2/de not_active Expired - Fee Related
- 1989-06-06 CA CA000601891A patent/CA1315006C/en not_active Expired - Fee Related
- 1989-06-07 US US07/362,601 patent/US5001627A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0346003A2 (en) | 1989-12-13 |
| EP0346003A3 (en) | 1991-06-05 |
| DE68917647D1 (de) | 1994-09-29 |
| CA1315006C (en) | 1993-03-23 |
| EP0346003B1 (en) | 1994-08-24 |
| JPH06105460B2 (ja) | 1994-12-21 |
| DE68917647T2 (de) | 1994-12-22 |
| US5001627A (en) | 1991-03-19 |
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