JPH01310540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01310540A JPH01310540A JP14049888A JP14049888A JPH01310540A JP H01310540 A JPH01310540 A JP H01310540A JP 14049888 A JP14049888 A JP 14049888A JP 14049888 A JP14049888 A JP 14049888A JP H01310540 A JPH01310540 A JP H01310540A
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor wafer
- resist layer
- edge
- resist
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- Pending
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＩＣなどの半導体装置の製造方法、より詳しくは、レジ
ストパターン形成およびエツチングからなるリソグラフ
ィ法に関し、 半導体ウェハ周辺部にてゴミ発生などの問題のない多層
構造リングラフィ法を提供することを目的とし、 半導体ウェハの周辺端部での多層構造の各層端部を先に
形成した下側層をその上に形成した上側層が完全に覆う
ために、上側層のエツチングの際に用いる第２レジスト
層の端部が下側層のエンチングの際に用いる第１レジス
ト層の端部よりも半導体ウェハの端に近い位置にあるよ
うに該第２レジスト層の周辺部分を除去することを特徴
とする半導体装置の製造方法に構成する。
ストパターン形成およびエツチングからなるリソグラフ
ィ法に関し、 半導体ウェハ周辺部にてゴミ発生などの問題のない多層
構造リングラフィ法を提供することを目的とし、 半導体ウェハの周辺端部での多層構造の各層端部を先に
形成した下側層をその上に形成した上側層が完全に覆う
ために、上側層のエツチングの際に用いる第２レジスト
層の端部が下側層のエンチングの際に用いる第１レジス
ト層の端部よりも半導体ウェハの端に近い位置にあるよ
うに該第２レジスト層の周辺部分を除去することを特徴
とする半導体装置の製造方法に構成する。
本発明は、ＩＣなどの半導体装置の製造方法、より詳し
くは、レジストパターン形成およヒエッチングからなる
リソグラフィ法に関するものである。
くは、レジストパターン形成およヒエッチングからなる
リソグラフィ法に関するものである。
半導体装置の製造においては、絶縁層および配線層を多
層構造に形成するために、層の形成とその所定パターン
への選択エツチングが繰り返される。半導体ウェハの周
辺部では、層を全面に形成した後で、スピンコード法で
レジスト層を塗布し、半導体ウェハ側面上にあるレジス
ト層部分を、該ウェハを回転させた状態で有機溶剤をウ
ェハ裏面に吹付けることで除去している。この除去状態
は第３図に示すように、吹出しノズル１から流出した有
機溶剤２が吹出し圧力、表面張力、遠心力、などによっ
て第３層３上のレジスト層４と接触しないところまで行
なわれる。
層構造に形成するために、層の形成とその所定パターン
への選択エツチングが繰り返される。半導体ウェハの周
辺部では、層を全面に形成した後で、スピンコード法で
レジスト層を塗布し、半導体ウェハ側面上にあるレジス
ト層部分を、該ウェハを回転させた状態で有機溶剤をウ
ェハ裏面に吹付けることで除去している。この除去状態
は第３図に示すように、吹出しノズル１から流出した有
機溶剤２が吹出し圧力、表面張力、遠心力、などによっ
て第３層３上のレジスト層４と接触しないところまで行
なわれる。
このために、レジスト層４の端部位置５は所定のところ
に安定しない。さらに、第３層を選択エツチングする際
に、半導体ウェハ６上の第１層７が第３層と同じような
材料であると第１層７の端部が同時にエツチングされて
しまう。すると、第１層７の空隙上に第２層８および第
３層３の端部ひさしが生じることになり、このひさし状
端部がカセットキャリアに入れたときなど取扱い時に欠
けることがあり、これがゴミとなって問題となる。
に安定しない。さらに、第３層を選択エツチングする際
に、半導体ウェハ６上の第１層７が第３層と同じような
材料であると第１層７の端部が同時にエツチングされて
しまう。すると、第１層７の空隙上に第２層８および第
３層３の端部ひさしが生じることになり、このひさし状
端部がカセットキャリアに入れたときなど取扱い時に欠
けることがあり、これがゴミとなって問題となる。
本発明の課題は、半導体ウェハ周辺部にてゴミ発生など
の問題のない多層構造リングラフィ法を提供することで
ある。
の問題のない多層構造リングラフィ法を提供することで
ある。
本発明の別の課題は、半導体装置製造での歩留り向上に
寄与するリングラフィ法を提供することである。
寄与するリングラフィ法を提供することである。
上述の課題が、半導体ウェハの周辺端部での多層構造の
各層端部を先に形成した下側層をその上に形成した上側
層が完全に覆うために、上側層のエツチングの際に用い
る第２レジスト層の端部が下側層のエツチングの際に用
いる第２レジスト層の端部よりも半導体ウェハの端に近
い位置にあるように該第２レジスト層の周辺部分を除去
することを特徴とする半導体装置の製造方法によって達
成される。
各層端部を先に形成した下側層をその上に形成した上側
層が完全に覆うために、上側層のエツチングの際に用い
る第２レジスト層の端部が下側層のエツチングの際に用
いる第２レジスト層の端部よりも半導体ウェハの端に近
い位置にあるように該第２レジスト層の周辺部分を除去
することを特徴とする半導体装置の製造方法によって達
成される。
以下、添付図面を参照して、本発明の実施態様例によっ
て本発明の詳細な説明する。
て本発明の詳細な説明する。
第１図および第２図は、本発明に係る製造方法にしたが
った工程での半導体装置の部分断面図である。
った工程での半導体装置の部分断面図である。
第１図に示すように、半導体ウェハ（基板）２１上に第
１層２２、第２層２３および第３層２４の多層構造を形
成する場合で、半導体ウェハ２１の周辺部でのリングラ
フィを次のようにして行なう。
１層２２、第２層２３および第３層２４の多層構造を形
成する場合で、半導体ウェハ２１の周辺部でのリングラ
フィを次のようにして行なう。
まず、半導体ウェハ２１上の全面に第１層２２を形成す
る。その上にポジ型レジスト層（図示せず）をスピンコ
ード法で全面に塗布する。該レジスト層を半導体ウェハ
端面からの距離βのところまで露光して現像によって除
去する。このレジスト層をマスクとして第１層２２を公
知のエツチング方法によって選択エツチングして、第１
図に示すように所定パターンに残す。この距離βは少な
くともｎｘ＋０．１ｍ（ｎは形成する層の数、Ｘは露光
装置の分解能値、０．１＋ｎ＋ｎはウェハ直径誤差）で
ある。
る。その上にポジ型レジスト層（図示せず）をスピンコ
ード法で全面に塗布する。該レジスト層を半導体ウェハ
端面からの距離βのところまで露光して現像によって除
去する。このレジスト層をマスクとして第１層２２を公
知のエツチング方法によって選択エツチングして、第１
図に示すように所定パターンに残す。この距離βは少な
くともｎｘ＋０．１ｍ（ｎは形成する層の数、Ｘは露光
装置の分解能値、０．１＋ｎ＋ｎはウェハ直径誤差）で
ある。
次に、第２層２３を全面に形成し、その上にポジ型レジ
スト層（図示せず）を塗布する。距離βよりも短かいと
ころまでウェハ端面から露光し、現像してレジスト層マ
スクを形成する。このレジスト層をマスクとして第２層
２３を選択エツチングすると、第１図（第２図）に示す
ように第１層２２を完全に覆った第２層２３が得られる
。
スト層（図示せず）を塗布する。距離βよりも短かいと
ころまでウェハ端面から露光し、現像してレジスト層マ
スクを形成する。このレジスト層をマスクとして第２層
２３を選択エツチングすると、第１図（第２図）に示す
ように第１層２２を完全に覆った第２層２３が得られる
。
そして、第３層２４を先に形成した第２層２３を含めた
全面に公知の形成方法（真空蒸着、スパッタリング、Ｃ
ＶＤなど）で形成する。第１図に示すように、第３層２
４は半導体ウェハ２１の側面上にも形成されており、こ
の上にポジ型レジスト層２５をスピンコード法で塗布す
る。なお、レジスト層２５Ａの破線で示したようにレジ
スト層は、第３層２４の上全面に形成されている。露光
の光（又は、電子線、Ｘ線など）２６を距離βよりもさ
らに短い距離ｍについてウェハ２１の周囲に沿って照射
する。例えば、イメージセンサ−にて半導体ウェハ２１
の端面を検出しながら、光ファイバーより所定距離ｍに
ついて露光する。また、半導体ウェハ２１の周辺部露光
用マスクを製作しておいて、これを用いて露光してもよ
い。周辺部露光に続いて所定のパターン露光を通常の方
法で行ない、現像すると露光されたレジスト層部分２５
Ａが除去され、第１図に示したようにレジスト層２５が
第３層２４上に残る。このレジスト層２５をマスクとし
て適切なエツチング法で露出している第３層２４を選択
的にエツチングして所定パターンに加工する。次に、レ
ジスト層２５を除去して第２図に示すような多層構造が
得られる。
全面に公知の形成方法（真空蒸着、スパッタリング、Ｃ
ＶＤなど）で形成する。第１図に示すように、第３層２
４は半導体ウェハ２１の側面上にも形成されており、こ
の上にポジ型レジスト層２５をスピンコード法で塗布す
る。なお、レジスト層２５Ａの破線で示したようにレジ
スト層は、第３層２４の上全面に形成されている。露光
の光（又は、電子線、Ｘ線など）２６を距離βよりもさ
らに短い距離ｍについてウェハ２１の周囲に沿って照射
する。例えば、イメージセンサ−にて半導体ウェハ２１
の端面を検出しながら、光ファイバーより所定距離ｍに
ついて露光する。また、半導体ウェハ２１の周辺部露光
用マスクを製作しておいて、これを用いて露光してもよ
い。周辺部露光に続いて所定のパターン露光を通常の方
法で行ない、現像すると露光されたレジスト層部分２５
Ａが除去され、第１図に示したようにレジスト層２５が
第３層２４上に残る。このレジスト層２５をマスクとし
て適切なエツチング法で露出している第３層２４を選択
的にエツチングして所定パターンに加工する。次に、レ
ジスト層２５を除去して第２図に示すような多層構造が
得られる。
このような第３層のりソグラフィ法が第１層２２および
第２層２３のそれぞれについても同様に適用されている
わけである。
第２層２３のそれぞれについても同様に適用されている
わけである。
レジスト層２５Ａに対する周辺部露光では半導体ウェハ
２１の側面上に付着したレジスト部分に十分な露光量を
与えることができずに現像時に残る可能性があるので、
従来技術である裏面からの有機溶剤吹付けで半導体ウェ
ハ側面上のレジスト層を除去しておくのが好ましい。
２１の側面上に付着したレジスト部分に十分な露光量を
与えることができずに現像時に残る可能性があるので、
従来技術である裏面からの有機溶剤吹付けで半導体ウェ
ハ側面上のレジスト層を除去しておくのが好ましい。
第２図に示したように、形成した多層構造では前工程で
形成した層を次工程での層で完全に覆っているので、前
工程の層（下側層）が次工程の層（上側層）の選択エツ
チング時にエツチングされることはない。
形成した層を次工程での層で完全に覆っているので、前
工程の層（下側層）が次工程の層（上側層）の選択エツ
チング時にエツチングされることはない。
上述の説明では層の材料、エツチング方法、第４層など
については説明していないが、当業者ならば本発明の製
造方法に沿って適切に選択し、応用できることである。
については説明していないが、当業者ならば本発明の製
造方法に沿って適切に選択し、応用できることである。
本発明によれば、半導体装置構造において半導体ウェハ
周辺部にて従来は発生したであろうゴミをなくすなどし
て歩留り向上を図ることができる。
周辺部にて従来は発生したであろうゴミをなくすなどし
て歩留り向上を図ることができる。
第１図および第２図は、本発明に係る半導体装置製造方
法にしたがった工程での半導体装置の部分断面図であり
、 第３図は、従来方法での半導体ウェハ側面上のレジスト
層除去を説明する半導体装置の部分断面図である。 ２１・・・半導体ウェハ、 ２２・・・第１層、 ２３・・・第２層、 ２４・・・第３層、 ２５・・・レジスト層、 ２６・・・周辺部露光の光。
法にしたがった工程での半導体装置の部分断面図であり
、 第３図は、従来方法での半導体ウェハ側面上のレジスト
層除去を説明する半導体装置の部分断面図である。 ２１・・・半導体ウェハ、 ２２・・・第１層、 ２３・・・第２層、 ２４・・・第３層、 ２５・・・レジスト層、 ２６・・・周辺部露光の光。
Claims (1)
- １、半導体ウェハの周辺端部での多層構造の各層端部を
先に形成した下側層をその上に形成した上側層が完全に
覆うために、前記上側層のエッチングの際に用いる第２
レジスト層の端部が前記下側層のエッチングの際に用い
る第１レジスト層の端部よりも前記半導体ウェハの端に
近い位置にあるように該第２レジスト層の周辺部分を除
去することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049888A JPH01310540A (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049888A JPH01310540A (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01310540A true JPH01310540A (ja) | 1989-12-14 |
Family
ID=15270030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14049888A Pending JPH01310540A (ja) | 1988-06-09 | 1988-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01310540A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125418A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-09 JP JP14049888A patent/JPH01310540A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125418A (ja) * | 1988-11-02 | 1990-05-14 | Nec Corp | 半導体装置の製造方法 |
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