JPH02125418A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH02125418A JPH02125418A JP63278872A JP27887288A JPH02125418A JP H02125418 A JPH02125418 A JP H02125418A JP 63278872 A JP63278872 A JP 63278872A JP 27887288 A JP27887288 A JP 27887288A JP H02125418 A JPH02125418 A JP H02125418A
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- JP
- Japan
- Prior art keywords
- film
- periphery
- photoresist
- wafer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にそのフォト
レジスト膜の塗布方法に関する。
レジスト膜の塗布方法に関する。
半導体装置の製造工程で使用されるフォトリソグラフィ
ー工程は、半導体基板上にフォトレジスト膜を塗布し、
ガラス・マスク上のパターンを投影露光した後現象する
ことによって、フォトレジスト膜のパターンを形成して
いるが、この状態で半導体基板をキャリアに入れて搬送
すると半導体基板の周辺のフォトレジスト膜がキャリア
と接触し、こすれてゴミの原因を作るので、通常、この
周辺部のフォトレジスト膜は塗布時に溶剤を使って除去
される。一般に、この除去量は各工程においてほぼ同量
である。
ー工程は、半導体基板上にフォトレジスト膜を塗布し、
ガラス・マスク上のパターンを投影露光した後現象する
ことによって、フォトレジスト膜のパターンを形成して
いるが、この状態で半導体基板をキャリアに入れて搬送
すると半導体基板の周辺のフォトレジスト膜がキャリア
と接触し、こすれてゴミの原因を作るので、通常、この
周辺部のフォトレジスト膜は塗布時に溶剤を使って除去
される。一般に、この除去量は各工程においてほぼ同量
である。
しかしながら、このように基板周辺部の除去量が各リソ
グラフィー工程間でほぼ等量であると、半導体基板上に
深い溝を形成するプロセスがある場合以下のような問題
が生じる。例えば、シリコン・ウェハ上にトレンチ・キ
ャパシタを有する集積回路を形成する場合を考える。
グラフィー工程間でほぼ等量であると、半導体基板上に
深い溝を形成するプロセスがある場合以下のような問題
が生じる。例えば、シリコン・ウェハ上にトレンチ・キ
ャパシタを有する集積回路を形成する場合を考える。
第２図（ａ）〜（ｄ）はシリコン・ウェハ上にトレンチ
・キャパシタ用の溝を形成する場合の従来のリソグラフ
ィー工程図である。まず、シリコン・ウェハ１上にシリ
コン酸化膜（Ｓｉ０２膜）２とシリコン窒化膜（Ｓｉ３
Ｎ４膜）３とを順次形成した後この上にフォトレジスト
膜４を塗布し、ウェハ１を回転しながら周辺部に溶剤を
吹きつけて周辺部のフォトレジスト膜を一定量だけを除
去する〔第２図（ａ＞参照〕０次に、素子分離用のパタ
ーンをフォトレジスト４上に形成し、シリコン窒化膜（
Ｓｉ３Ｎ４膜）３をエツチングした後フォトレジスト膜
４を除去し、ロコス（ＬＯＣＯＳ）法による選択熱酸化
を行ってウェハ周辺部のフォトレジスタ膜除去領域上に
厚いシリコン酸化膜（ＳｉＯ□膜）５を形成する〔第２
図（ｂ）参照〕。ついで、マスクに用いたシリコン窒化
膜（Ｓｉ３Ｎ４膜）３を除去した後、トレンチ・キャパ
シタ用の溝を形成するためシリコン酸化膜（Ｓｉ０２膜
）２上にフォトレジスト・パターン６を形成する〔第２
図（ｃ）参照〕、この場合にもフォトレジスト膜が塗布
されたウェハ１を回転しながら周辺部に溶剤を吹きつけ
て周辺部のフォトレジスト膜を除去する工程が行われる
が、このとき除去量にばらつきがあるため、ウェハ１の
周辺に形成された厚いシリコン酸化膜（Ｓｉｏ２膜〉５
よりも更に内側までフォトレジスト膜が除去された領域
７ができる。従って、薄い酸化膜２をまずエツチングし
、ついでウェハをエツチングしてシリコン・ウェハ１上
にトレンチ溝８を形成すると、このフォトレジスト・パ
ターン６が除去された領域７上にも同じ深さの不要な溝
９ができてしまう〔第２図（ｄ）参照〕、この不要な溝
９は内部パターンで形成されたトレンチ溝８に比べて広
い面積で形成されるため、後にトレンチ溝８内にキャパ
シタ形成用のシリコン酸化膜または多結晶シリコン膜を
成長させたとき、数シリコンの段差をもった溝形状がそ
のまま残されてしまう、そのため、つぎのフォトリソグ
ラフィー工程においてフォトレジスト膜が塗布されると
、ウェハ周辺部に残されたこの溝形状の部分にフォトレ
ジストの厚膜が形成されることとなり、この除去に非常
に長い時間を消費しなければならなくなる。
・キャパシタ用の溝を形成する場合の従来のリソグラフ
ィー工程図である。まず、シリコン・ウェハ１上にシリ
コン酸化膜（Ｓｉ０２膜）２とシリコン窒化膜（Ｓｉ３
Ｎ４膜）３とを順次形成した後この上にフォトレジスト
膜４を塗布し、ウェハ１を回転しながら周辺部に溶剤を
吹きつけて周辺部のフォトレジスト膜を一定量だけを除
去する〔第２図（ａ＞参照〕０次に、素子分離用のパタ
ーンをフォトレジスト４上に形成し、シリコン窒化膜（
Ｓｉ３Ｎ４膜）３をエツチングした後フォトレジスト膜
４を除去し、ロコス（ＬＯＣＯＳ）法による選択熱酸化
を行ってウェハ周辺部のフォトレジスタ膜除去領域上に
厚いシリコン酸化膜（ＳｉＯ□膜）５を形成する〔第２
図（ｂ）参照〕。ついで、マスクに用いたシリコン窒化
膜（Ｓｉ３Ｎ４膜）３を除去した後、トレンチ・キャパ
シタ用の溝を形成するためシリコン酸化膜（Ｓｉ０２膜
）２上にフォトレジスト・パターン６を形成する〔第２
図（ｃ）参照〕、この場合にもフォトレジスト膜が塗布
されたウェハ１を回転しながら周辺部に溶剤を吹きつけ
て周辺部のフォトレジスト膜を除去する工程が行われる
が、このとき除去量にばらつきがあるため、ウェハ１の
周辺に形成された厚いシリコン酸化膜（Ｓｉｏ２膜〉５
よりも更に内側までフォトレジスト膜が除去された領域
７ができる。従って、薄い酸化膜２をまずエツチングし
、ついでウェハをエツチングしてシリコン・ウェハ１上
にトレンチ溝８を形成すると、このフォトレジスト・パ
ターン６が除去された領域７上にも同じ深さの不要な溝
９ができてしまう〔第２図（ｄ）参照〕、この不要な溝
９は内部パターンで形成されたトレンチ溝８に比べて広
い面積で形成されるため、後にトレンチ溝８内にキャパ
シタ形成用のシリコン酸化膜または多結晶シリコン膜を
成長させたとき、数シリコンの段差をもった溝形状がそ
のまま残されてしまう、そのため、つぎのフォトリソグ
ラフィー工程においてフォトレジスト膜が塗布されると
、ウェハ周辺部に残されたこの溝形状の部分にフォトレ
ジストの厚膜が形成されることとなり、この除去に非常
に長い時間を消費しなければならなくなる。
本発明の目的は、上記の情況に鑑み、半導体ウェハ上に
所要の溝をパターニング形成するに際し、ウェハ周辺部
に不要の溝を形成することなき半導体装置の製造方法を
提供することである。
所要の溝をパターニング形成するに際し、ウェハ周辺部
に不要の溝を形成することなき半導体装置の製造方法を
提供することである。
本発明によれば、゛半導体装置の製造方法は、半導体ウ
ェハ上にフォトレジスト膜を塗布し露光し現象する複数
回のフォトリソグラフィー工程を含んで成り、前記フォ
トリングラフィ工程は前記半導体ウェハの周辺部から除
去するフォトレジスト塗布膜の領域を工程毎に狭め前工
程の除去領域を包含せしめることを含んで構成される。
ェハ上にフォトレジスト膜を塗布し露光し現象する複数
回のフォトリソグラフィー工程を含んで成り、前記フォ
トリングラフィ工程は前記半導体ウェハの周辺部から除
去するフォトレジスト塗布膜の領域を工程毎に狭め前工
程の除去領域を包含せしめることを含んで構成される。
〔実施例〕 □
以下図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を示す部分工
程図である１本実施例によれば、シリコン・ウェハ１上
にシリコン酸化膜（Ｓｉ０２膜）２とシリコン窒化膜（
Ｓｉ３Ｎ４膜）３とを順次形成し、この上にフォトレジ
スト膜４を塗布した後、ウェハ１の周辺から内側的５ｍ
＋＊までのフォトレジスト膜４を除去する〔第１図（ａ
）参照〕。
程図である１本実施例によれば、シリコン・ウェハ１上
にシリコン酸化膜（Ｓｉ０２膜）２とシリコン窒化膜（
Ｓｉ３Ｎ４膜）３とを順次形成し、この上にフォトレジ
スト膜４を塗布した後、ウェハ１の周辺から内側的５ｍ
＋＊までのフォトレジスト膜４を除去する〔第１図（ａ
）参照〕。
ウェハ１の周辺部からフォトレジスト膜４を除去するに
は、ウェハ１を回転させながら上部からメチル・エチル
・ケトンをウェハ１の周辺に吹きかける。この時にフォ
トレジスト膜４の除去量は４．５ｍｍ〜５．５ｍｍ程度
のばらつきをもつ。ついで、フォトレジスト膜４は、こ
の後フォト・マスクのパターンで露光され現象されて内
部素子のパターンが形成される。次にシリコン窒化膜（
Ｓｉ３Ｎ′４膜）３をエツチングしてフォトレジスト膜
４を除去した後、ロコス（ＬＯＣＯＳ）法による選択熱
酸化を行ってウェハ周辺部のフォトレジスト膜除去領域
上に素子分離のための厚いシリコン酸化膜（Ｓ ｉ ０
２ Ｊｌｉ） ５を形成する〔第１図（ｂ）参照〕、つ
いで、マスクに用いたシリコン窒化膜（Ｓｉ３Ｎ４膜）
３を除去した後、ウェハ１上に溝を形成する。この溝の
形成工程はつぎの通りである。まず、フォトレジスト膜
をウェハ１上に塗布し２度目の除去を行う。この塗布膜
の除去は周辺部から約３ｍｍまでとし、フォトレジスト
膜が除去された領域７が周辺部から５ｍｍの距離に形成
された厚いシリコン酸化膜（Ｓｉ０２膜）５の上部に位
置するように設定される〔第１図（Ｃ）〕。この位置関
係はロコス（ＬＯＧＯ３）プロセス時のフォトレジスト
膜の周辺除去量と溝形成時のフォトレジスト膜の除去量
を意識的に変えたためにできたものである。つぎに、こ
のフォレジスト膜に溝を作るためのパターンを形成して
フォトレジスト・パターン６とし、これをマスクに薄い
シリコン酸化膜（Ｓｉ０２膜）２をまずエツチングし、
ついで、ウェハ１のシリコンを深さ約５μｍエツチング
する。このとき、エツチング・レートをシリコン酸化膜
（Ｓｉ０２膜）のエツチング量が小さくなるような条件
に設定しておく。図面を用いて特に表わさないが、この
条件下ではウェハ１の周辺部におけるフォトレジスト膜
の除去された領域７は、直下に厚いシリコン酸化膜（Ｓ
ｉ０２膜）５があるため溝が形成されない、従って、つ
ぎのフォトリソグラフィ工程でフォトレジストが塗布さ
れた場合であっても、ウェハ１の周辺部にフォトレジス
トの厚膜が形成されることがなく、この除去に、無駄な
時間を徒らに消費することもなくなる。
は、ウェハ１を回転させながら上部からメチル・エチル
・ケトンをウェハ１の周辺に吹きかける。この時にフォ
トレジスト膜４の除去量は４．５ｍｍ〜５．５ｍｍ程度
のばらつきをもつ。ついで、フォトレジスト膜４は、こ
の後フォト・マスクのパターンで露光され現象されて内
部素子のパターンが形成される。次にシリコン窒化膜（
Ｓｉ３Ｎ′４膜）３をエツチングしてフォトレジスト膜
４を除去した後、ロコス（ＬＯＣＯＳ）法による選択熱
酸化を行ってウェハ周辺部のフォトレジスト膜除去領域
上に素子分離のための厚いシリコン酸化膜（Ｓ ｉ ０
２ Ｊｌｉ） ５を形成する〔第１図（ｂ）参照〕、つ
いで、マスクに用いたシリコン窒化膜（Ｓｉ３Ｎ４膜）
３を除去した後、ウェハ１上に溝を形成する。この溝の
形成工程はつぎの通りである。まず、フォトレジスト膜
をウェハ１上に塗布し２度目の除去を行う。この塗布膜
の除去は周辺部から約３ｍｍまでとし、フォトレジスト
膜が除去された領域７が周辺部から５ｍｍの距離に形成
された厚いシリコン酸化膜（Ｓｉ０２膜）５の上部に位
置するように設定される〔第１図（Ｃ）〕。この位置関
係はロコス（ＬＯＧＯ３）プロセス時のフォトレジスト
膜の周辺除去量と溝形成時のフォトレジスト膜の除去量
を意識的に変えたためにできたものである。つぎに、こ
のフォレジスト膜に溝を作るためのパターンを形成して
フォトレジスト・パターン６とし、これをマスクに薄い
シリコン酸化膜（Ｓｉ０２膜）２をまずエツチングし、
ついで、ウェハ１のシリコンを深さ約５μｍエツチング
する。このとき、エツチング・レートをシリコン酸化膜
（Ｓｉ０２膜）のエツチング量が小さくなるような条件
に設定しておく。図面を用いて特に表わさないが、この
条件下ではウェハ１の周辺部におけるフォトレジスト膜
の除去された領域７は、直下に厚いシリコン酸化膜（Ｓ
ｉ０２膜）５があるため溝が形成されない、従って、つ
ぎのフォトリソグラフィ工程でフォトレジストが塗布さ
れた場合であっても、ウェハ１の周辺部にフォトレジス
トの厚膜が形成されることがなく、この除去に、無駄な
時間を徒らに消費することもなくなる。
以上は基板周辺部からフォトレジスト膜を除去するのに
フォトレジスト膜の溶剤を用いたが、他の手段として現
象を行う前にフォトレジスト膜の基板周辺部を露光して
おき現象によって露光された部分のレジスト膜を除去し
てもよい。すなわち、基板周辺部の露光域を変えること
によって、フォトレジスト膜の除去量を変えることもで
きる。
フォトレジスト膜の溶剤を用いたが、他の手段として現
象を行う前にフォトレジスト膜の基板周辺部を露光して
おき現象によって露光された部分のレジスト膜を除去し
てもよい。すなわち、基板周辺部の露光域を変えること
によって、フォトレジスト膜の除去量を変えることもで
きる。
以上詳細に説明したように、本発明によれば、フォトリ
ソグラフィ工程において基板周辺のフォトレジスト膜の
除去量を工程毎に変えることにより、深い溝をエツチン
グで形成したときでも基板周辺に不必要な溝を形成する
ことがないので、次工程で生じるフォトレジスト塗布膜
の基板周辺における厚膜化を防止することが可能である
。従って、フォトレジスト膜の膜厚の修正作業を不必要
とすることができるので、生産効率を大幅に向上させる
ことができる。
ソグラフィ工程において基板周辺のフォトレジスト膜の
除去量を工程毎に変えることにより、深い溝をエツチン
グで形成したときでも基板周辺に不必要な溝を形成する
ことがないので、次工程で生じるフォトレジスト塗布膜
の基板周辺における厚膜化を防止することが可能である
。従って、フォトレジスト膜の膜厚の修正作業を不必要
とすることができるので、生産効率を大幅に向上させる
ことができる。
第１図（ａ）〜（ｃ）は本発明の一実施例を示す部分工
程図、第２図（ａ）〜（ｄ）はシリコン・ウェハ上にト
レンチ・キャパシタ用の溝を形成する場合の従来のリソ
グラフィー工程図である。 １・・・シリコン・ウェハ、２・・・シリコン酸化膜（
Ｓｉ０２膜）、３・・・シリコン窒化膜（Ｓ ｉ３Ｎ４
膜）、４・・・フォトレジスト膜、５・・・厚いシリコ
ン酸化膜（Ｓｉ０２膜）、６・・・フォトレジスト・パ
ターン、７・・・次工程のフォトレジスト膜が除去され
た領域、８・・・トレンチ溝、９・・・不要な溝。
程図、第２図（ａ）〜（ｄ）はシリコン・ウェハ上にト
レンチ・キャパシタ用の溝を形成する場合の従来のリソ
グラフィー工程図である。 １・・・シリコン・ウェハ、２・・・シリコン酸化膜（
Ｓｉ０２膜）、３・・・シリコン窒化膜（Ｓ ｉ３Ｎ４
膜）、４・・・フォトレジスト膜、５・・・厚いシリコ
ン酸化膜（Ｓｉ０２膜）、６・・・フォトレジスト・パ
ターン、７・・・次工程のフォトレジスト膜が除去され
た領域、８・・・トレンチ溝、９・・・不要な溝。
Claims (1)
- 半導体ウェハ上にフォトレジスト膜を塗布し露光し現象
する複数回のフォトリソグラフィー工程を含んで成り、
前記フォトリソグラフィー工程は、前記半導体ウェハの
周辺部から除去するフォトレジスト塗布膜の領域を工程
毎に狭め前工程の除去領域を包含せしめることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278872A JPH02125418A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278872A JPH02125418A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02125418A true JPH02125418A (ja) | 1990-05-14 |
Family
ID=17603293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278872A Pending JPH02125418A (ja) | 1988-11-02 | 1988-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02125418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851887A (en) * | 1994-09-07 | 1998-12-22 | Cypress Semiconductor Corporation | Deep sub-micron polysilicon gap formation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310540A (ja) * | 1988-06-09 | 1989-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-11-02 JP JP63278872A patent/JPH02125418A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01310540A (ja) * | 1988-06-09 | 1989-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851887A (en) * | 1994-09-07 | 1998-12-22 | Cypress Semiconductor Corporation | Deep sub-micron polysilicon gap formation |
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