JPH01311338A - データメモリアドレス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号処理プロセッサに設けられ、
そのデータメモリのアクセスに使用されるデータメモリ
アドレス発生回路に関する。

（従来の技術） 音声合成ディジタルフィルタ等に使用されるディジクル
信号処理プロセッサには、種々の数値データをできるか
ぎり高速で演算する能力が要求されている。

このような要求を満たすプロセッサとして、例えばテキ
サスインスツルメンツ社ＩＴＭｓ３２０１０　　（同社
のディジタル・シグナル・プロセッサ・ユーザーズマニ
ュアル１９８５　年掲載）　と　いっ　たＬＳＩ（大規
模集積回路）が開発されている。

第２図に、このような従来のディジクル信号処理プロセ
ッサにおけるデータメモリアドレス発生回路の原理図を
示す。

この回路は、プログラムメモリ１と、補助レジスタ２と
、セレクタ３と、データメモリ４とを有している。

このディジタル信号処理プロセッサは、プログラムメモ
リ１からデータメモリ４のデータアドレスを読み出して
、データメモリ４から所定のデータを出力させ、その一
方でプログラムメモリ１から同時に読み出された演算命
令を用いてデータの演算を実行する装置である。

ここで、この第２図に示した回路では、プログラムメモ
リ１から先ずデータアドレスｌＡを読み出し、これがセ
レクタ３を通ってデータメモリ４に出力される構成とな
っているが、その一方で、補助レジスタ２を設け、プロ
グラムメモリ１から読み出されたスタートアドレスＩＡ
’　をこの補助レジスタ２に格納し、補助レジスタ２に
格納されたスタートアドレスをインクリメントあるいは
デクリメントし、これによってデータアドレス２Ａを出
力し、セレクタ３を通じてデータメモリ４をアクセスす
ることもできる。

この場合、プログラムメモリ１から読み出されたデータ
アドレスでデータメモリ４を直接アクセスする方法を直
接アドレシングと呼び、補助レジスタ２によって生成さ
れるデータアドレスを用いてデータメモリ４をアクセス
する方法を間接アドレシングと呼んでいる。

第３図には、プログラムメモリ１に格納された直接アド
レシング命令セットと間接アドレシング命令セットのフ
ォーマットを示した。

プログラムメモリ１からは、このように、演算命令５と
データアドレスＩＡ等の情報とが連結された命令セット
が読み出される。

先ず、直接アドレシング命令セットは、同図（ａ）に示
すように、演算命令５とデータアドレスＩＡとから構成
されている。又、間接アドレシング命令セットは、同図
（ｂ）に示すように、演算命令５と制御ビット６とから
構成されている。

先に説明したＬＳＩの場合、演算命令５が８ビツトで、
メモリチップセレクト等を含めたデータアドレスＩＡが
８ビツトで構成されている。

一方、間接アドレシング命令セットの制御ビット６は、
予め補助レジスタ２（第２図）に格納されたスタートア
ドレスを基準として、デクリメントあるいはインクリメ
ント等、その補助レジスタの動作を制御するための数ビ
ットの信号から構成されている。実際には、第２図に示
した補助レジスタを２個設け、２つ分の補助レジスタの
制御信号をこの１つの間接アドレシング命令セットに含
めるよう構成されている。

（発明が、解決しようとする課題） ところで、先に説明したように、このディジタル信号処
理プロセッサはできるかぎりの高速演算が要求されるこ
とから、同時に多数のデータを読６み出して種々の演算
を並行して行なう、いわゆるパラレル処理採用が望まし
い。

このためには、例えば、第２図に示したデータメモリ４
を複数設け、プログラムメモリ１から各データメモリの
データアドレスを同時にパラレルに出力するといったこ
とが考えられる。この場合、例えば、第３図に示した直
接アドレシング命令セットを考えると、そのデータアド
レスＩＡは従来８ビツト（メモリチップセレクトを除け
ば７ビツト）で構成されていたが、これを１６ビツト、
３２ビツトあるいはそれ以上のワード長にすることが要
求される。勿論、パラレル処理のためには演算命令もビ
ット数を増加させる必要が生じる。

ところが、このような長いワード長のプログラムメモリ
を用意すると、プログラムメモリ自身が大容量のものと
なってしまう。しかも、実際には直接アドレシング命令
セットと間接アドレシング命令セットが混在しているわ
けであるが、間接アドレシング命令セットのほうが比較
的多く含まれているのが実情である。

ここで、間接アドレシング命令セットは、先に説明した
ように、それ自体データアドレスを含んでおらず、制御
ビットにはそれほど多くのビット数を必要としない。こ
のことを考慮すると、２種のデータ長の異なる命令セッ
トを格納しておくことは、プログラムメモリに極めて多
くの無駄な領域が発生してしまうことになる。

その結果、２変数以上の変数を用いた乗算やＡＬＵ演算
等、２個以上のデータメモリを使用するパラレル処理機
能を持ったプロセッサのコストが上昇してしまうという
問題があった。

本発明は以上の点に着目してなされたもので、プログラ
ムメモリの直接アドレシング命令セットのワード長が長
くなるという問題点を除去し、汎用性のある優れた並列
処理能力の高いディジタル信号処理プロセッサを実現す
るデータメモリアドレス発生回路を提供することを目的
とするものである。

（課題を解決するための手段） 本発明のデータメモリアドレス発生回路は、データメモ
リのアクセスのために設定された一群のデータアドレス
を格納したアドレスメモリと、このアドレスメモリから
前記データアドレスを読み出すために用意され、前記デ
ータアドレスよりもワード長の短い副アドレスを含む、
一群の命令を格納したプログラムメモリと、前記副アド
レスを前記プログラムメモリから読み出して、その副ア
ドレスを用いて前記アドレスメモリから前記データアド
レスを読み出し、更に前記データアドレスを用いて、前
記データメモリをアクセスするよう制御するアクセス制
御回路とを有することを特徴とするものである。

（作用） 以上の装置は、比較的ワード長の長いデータアドレスを
、専用のアドレスメモリに格納しておく。又、プログラ
ムメモリには、演算命令等と共に、このアドレスメモリ
からデータアドレスを読み出すための副アドレスを付加
した命令セットを格納する。このようにすれば、アドレ
スメモリには一群のデータアドレスのみが格納されてい
るため、メモリ全体が有効に使用される。又、プログラ
ムメモリ側では、演算命令と共にアドレスメモリからデ
ータアドレスを読み出すためのワード長の短いアドレス
を使用するので、直接アドレシング命令セット自体のワ
ード長を十分短くすることができる。その結果、直接ア
ドレシング命令セットと間接アドレシング命令セットの
ワード長を近付け、プログラムメモリに無駄な領域が生
じるのを防止し、プログラムメモリ自体の容量を小さく
している。

（実施例） 以下、本発明を図の実施例を用いて詳細に説明する。

第１図は、本発明のデータメモリアドレス発生回路の実
施例を示すブロック図である。

この回路は、プログラムメモリ１ｏと、アドレスメモリ
１１と、４つのデータメモリ１２ａ。

１２ｂ、１２ｃ、１２ｄと、演算部１３と、アクセス制
御回路１４とから構成されている。

アクセス制御回路１４は、プログラムメモリ１０に対し
、そこに格納された命令セットを読み出すためのアドレ
ス信号１４Ａを出力し、間接的にデータメモリ１２ａ−
１２ｄのアクセスを制御する回路である。プログラムメ
モリ１０は、演算命令と副アドレスとを含む命令セット
を、そのアドレス順に格納したリード・オンリ・メモリ
等から構成される回路である。又、アドレスメモリ１１
は、プログラムメモリ１０から読み出された命令セット
に含まれる副アドレスＩＯＡを受け入れて、データアド
レスＩＩＡを出力するリード・オンリ・メモリ等から構
成される。ここには、データメモリ１２ａ−１２ｄのア
クセスのために設定されたデータアドレスがそのアドレ
ス順に格納されている。

又、この装置は、データメモリを４個備えており、アド
レスメモリ１１から読み出されるデータアドレス１１Ａ
は、例えば８ビツトずつ４組のａ、ｂ、ｃ、ｄのアドレ
ス信号に分割されて、それぞれのデータメモリ１２ａ〜
１２ｄに供給されるよう結線されている。

尚、各データメモリ１２ａ〜１２ｄより読み出されたデ
ータは、演算部１３に転送され、先にプログラムメモリ
１０から読み出された演算命令に従って所定のパラレル
演算処理が行なわれるよう構成されている。

尚、上記アドレスメモリは、プログラムメモリ作成の際
、同時に作成するようにすればよい。このアドレスメモ
リには、データアドレスを連続番号で格納しても、又ジ
ャンプの場合、とびとびに格納するようにしてもよい。

以上の構成の本発明の回路は次のように動作する。

先ず、アクセス制御回路１４がプログラムメモリ１０に
対し所定のアドレス信号１４Ａを出力し、１つの命令セ
ットがこのプログラムメモリ１０から読み出される。そ
の命令セットのうち、副アドレスＩＯＡがアドレスメモ
リ１１に入力し、その結果、アドレスメモリ１１からは
所定のデータアドレスｌｌＡが出力される。このデータ
アドレスＩＩＡは、図に示したようにａ、ｂ。

ｃ、ｄの４つに分割されて、パラレルに４つのデータメ
モリ１２ａ、１２ｂ、１２ｃ、１２ｄに入力する。これ
ら４つのデータメモリ１２ａ。

１２ｂ、１２ｃ、１２ｄからは、上記データアドレスＩ
ＩＡに対応するデータが読み出され、これらが演算部１
３に出力される。

演算部１３においては、先にプログラムメモリ１０から
読み出された演算命令を図示しない回路を通じて受け取
り、４つのデータに種々の演算を施し、いわゆるパラレ
ル処理を実行する。これらの演算結果は、必要に応じて
再びデータメモリ１２ａ〜１２ｄのいずれかに格納され
、プログラムメモリ１０から更に次の命令セットが読み
出された場合に、その演算に使用される。

以上の実施例は、直接アドレシング方法のみを採用した
回路について説明した。しかし、実際には、先に説明し
たように間接アドレシングと併用されることが多い。

第４図は、本発明のより実際的な実施例を示すブロック
図である。

この回路は、プログラムメモリ１０、アドレスメモリ１
１、データメモリ１２及びアクセス制御回路１４の他に
、アドレスカウンタ１５、セレクタ１６、データアドレ
スレジスタ１７及び間接アドレス発生回路１８を設けて
いる。

ここで、プログラムメモリ１０からは、アドレスカウン
タ１５のスタートアドレスＩＯＡが読み出されるよう構
成されており、アドレスカウンタ１５は、同時に読み出
された命令に含まれる指示に従って、そのスタートアド
レスをインクリメント、ホールドあるいはデクリメント
して、副アドレス１５Ａを生成するよう構成されている
。この副アドレス１５Ａは、アドレスメモリ１１に入力
し、アドレスメモリ１１からデータアドレス１１Ａが読
み出される。このデータアドレスｌＩＡは、セレクタ１
６に入力するよう結線されている。又、このセレクタ１
６の出力は、データメモリ１２に供給されるよう結線さ
れる一方、データアドレスレジスタ１７に対しても出力
されるよう結線されている。

データアドレスレジスタ１７は、セレクタ１６から出力
されたデータアドレス１６Ａを一時格納し、これを間接
アドレス発生回路１８に供給する回路である。間接アド
レス発生回路１８は、データアドレス１７に格納された
データアドレスをスタートアドレスとして、デクリメン
ト、ホールド、あるいはインクリメントするよう動作す
る回路で、この間接アドレス発生回路１８が発生した新
たなデータアドレス１８Ａもセレクタ１６に入力するよ
う結線されている。

アクセス制御回路１４は、直接アドレシングモードある
いは間接アドレシングモードかによって、セレクタ１６
の選択動作を制御し、アドレスメモリ１１から出力され
るデータアドレスか、間接アドレス回路１８から出力さ
れるデータアドレス１８Ａのいずれかを選択して、デー
タメモリ１２に向けて出力させるよう制御する信号を出
力する。又、アドレスカウンタ１５や間接アドレス発生
回路１８のデクリメント、ホールド、あるいはインクリ
メント制御等も、この信号により制御される構成となっ
ている。

以上の回路は次のように動作する。

先ず、アクセス制御回路１４がプログラムメモリ１０に
対し、所定の命令セットを読み出すアドレス信号１４Ａ
を供給する。プログラムメモリ１０から読み出された命
令セットが直接アドレシング命令セットであったとする
。この場合、その命令セットに含まれるアドレスカウン
タ１５のスタートアドレスＩＯＡは、アドレスカウンタ
１５に格納され初期設定される。同時にアクセス制御回
路１４は、アドレスカウンタ１５に対しインクリメント
、ホールド、あるいはデクリメントの指示を行なう。そ
の後、アドレスカウンタ１５から出力される副アドレス
１５Ａは、アドレスメモリ１１に入力し、アドレスメモ
リ１１からはデータアドレス１．ＩＡが出力される。副
アドレスや、アドレスメモリの構成等は、先に第１図で
説明した通りである。

直接アドレシングモードの場合、セレクタ１６、は、ア
クセス制御回路１４によってアドレスメモリ１１の出力
するデータアドレスＩＩＡを選択して、データメモリ１
２に向けて出力するよう設定されている。これによって
、データメモリ１２からは所定のデータが読み出され、
先に第１図で説明したような図示しない演算部１３に向
けて出力される。

一方、間接アドレシングモードの場合、予めセレクタ１
６から出力されたデータアドレス１６Ａがデータアドレ
スレジスタ１７に格納される。そして、間接アドレス発
生回路１８はそのデータアドレスを受け入れ、かつ、ア
クセス制御回路１４によってデクリメント、ホールド、
あるいはインクリメントの指示を受ける。その結果、新
たに発生したデータアドレス１８Ａは、セレクタ１６を
通ってデータメモリ１２に供給される。アクセス制御回
路１４が、このときセレクタ１６の選択動作を制御して
、間接アドレス発生回路１８の出力をデータメモリ１２
に向けて供給するよう設定していることはいうまでもな
い。実際に、本発明をディジタル信号処理プロセッサに
採用した場合、従来、３０個程度のＲＯＭ素子を必要と
したプログラムメモリを、その半数程のＲＯＭ素子によ
り構成することが可能になった。

以上、第４図に示したように、データメモリアドレス発
生回路を構成し、プログラムメモリ１０の作成時にアド
レスメモリ１１を同時に作成していくようにすれば、ア
ドレスカウンタにスタートアドレスをセットし、アドレ
スメモリ１１から所定の順にデータのアドレスを読み出
す直接アドレシングと、あるデータアドレスを基準にし
て新たなデータアドレスを発生させる間接アドレッシン
モードとを適当に組み合わせ、データメモリ１２の複雑
なアクセスが可能となる。又、ジャンプの場合には、プ
ログラムメモリ１０から新たなスタートアドレスをアド
レスカウンタ１５に格納し、アドレスメモリを読み出す
ようにすればよい。

（発明の効果） 以上説明した本発明のデータメモリアドレス発生回路に
よれば、データメモリを直接アクセスするためのデータ
アドレスを格納するアドレスメモリを設け、プログラム
メモリの直接アドレシング命令セットのワード長を短く
したので、プログラムメモリに生じる無駄な領域を減少
させ、その全体のメモリ容量を小さくすることができる
。これにより、経済的に、多くのデータメモリの同時ア
クセスが可能になり、汎用性に優れた並列処理能力の高
いディジタル信号処理プロセッサを実現することができ
る。

【図面の簡単な説明】

第１図は本発明のデータメモリアドレス発生回路の実施
例を示すブロック図、第２図は従来のデータメモリアド
レス発生回路のブロック図、第３図はその命令セットの
フォーマット説明図、第４図は本発明の他の実施例を示
すブロック図である。 １０・・・プログラムメモリ、ＩＯＡ・・・副アドレス
、１１・・・アドレスメモリ、 １１Ａ・・・データアドレス、 １２Ａ〜１２ｄ・・・データメモリ、１３・・・演算部
、１４・・・アクセス制御回路、 １５・・・アドレスカウンタ、１６・・・セレクタ、１
８・・・間接アドレス発生回路。 特許出願人　沖電気工業株式会社 第１図 従来のデータメモリアドレス発生回路 第２図 直接アドレシング命令セ・・ト 間接アドレシング命令セ・Ｉト 従来の命令セットのフォーマット 第３図 １イＡ 本発明の他の実兇優↑、ニブロック図 第４図

Claims (1)

1. 【特許請求の範囲】 １、データメモリのアクセスのために設定された一群の
   データアドレスを格納したアドレスメモリと、 このアドレスメモリから前記データアドレスを読み出す
   ために用意され、前記データアドレスよりもワード長の
   短い副アドレスを含む、一群の命令を格納したプログラ
   ムメモリと、 前記副アドレスを前記プログラムメモリから読み出して
   、その副アドレスを用いて前記アドレスメモリから前記
   データアドレスを読み出し、更に前記データアドレスを
   用いて、前記データメモリをアクセスするよう制御する
   アクセス制御回路とを有することを特徴とするデータメ
   モリアドレス発生回路。 ２、データメモリのアクセスのために設定された一群の
   データアドレスを格納したアドレスメモリと、 このアドレスメモリから前記データアドレスを読み出す
   ために用意され、前記データアドレスよりもワード長の
   短い副アドレスを含む、一群の命令を格納したプログラ
   ムメモリと、 前記アドレスメモリから読み出されたデータアドレスを
   受け入れて、新たなデータアドレスを発生する間接アド
   レス発生回路と、 前記アドレスメモリの出力するデータアドレスと前記間
   接アドレス発生回路の出力するデータアドレスの一方を
   選択して前記データメモリに供給するセレクタと、 前記副アドレスを用いて前記アドレスメモリから前記デ
   ータアドレスを読み出し、前記セレクタの選択動作を制
   御して出力された前記データアドレスを用いて、前記デ
   ータメモリをアクセスするよう制御するアクセス制御回
   路とを有することを特徴とするデータメモリアドレス発
   生回路。