JPS6017538A - 命令処理装置 - Google Patents
命令処理装置Info
- Publication number
- JPS6017538A JPS6017538A JP12471583A JP12471583A JPS6017538A JP S6017538 A JPS6017538 A JP S6017538A JP 12471583 A JP12471583 A JP 12471583A JP 12471583 A JP12471583 A JP 12471583A JP S6017538 A JPS6017538 A JP S6017538A
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- JP
- Japan
- Prior art keywords
- instruction
- operand
- register
- address
- storage device
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は命令処理に係り、特に２つ以上のオペランド金
記憶装置から読出して演算を施す命令全高速に処理する
ために好適な命令処理装置に関する。
記憶装置から読出して演算を施す命令全高速に処理する
ために好適な命令処理装置に関する。
２つの記憶装置上のオペランドを必要とする命令のフォ
ーマットの一例を第１図に示す。１ではビット０−７が
オペＶ−ションコー）” （ＯＰ ） （を表わし、ビ
ット８−１５がオペランドの長さくＬ）金表わし、ビッ
ト１６−１９およびビット２〇−３１はそれぞれベース
部（Ｂｌ）、ディスプレースメント部（Ｄｌ）でちり、
記憶装置上のオペランド（第１オペランド）のアドレス
算出に用いる汎用レジスタ番号と偏位値を表わしている
オペランドアドレスはＢ１で示された番号のレジスタの
内容にＤｌの値を加えることによって得られる。
ーマットの一例を第１図に示す。１ではビット０−７が
オペＶ−ションコー）” （ＯＰ ） （を表わし、ビ
ット８−１５がオペランドの長さくＬ）金表わし、ビッ
ト１６−１９およびビット２〇−３１はそれぞれベース
部（Ｂｌ）、ディスプレースメント部（Ｄｌ）でちり、
記憶装置上のオペランド（第１オペランド）のアドレス
算出に用いる汎用レジスタ番号と偏位値を表わしている
オペランドアドレスはＢ１で示された番号のレジスタの
内容にＤｌの値を加えることによって得られる。
ビット３２−３５およびビット３６−４７は、同じく記
憶装置」二のオペランド（第２オペランド）のアドレス
算出に用いる汎用レジスタ番号と偏位値を表わしている
。
憶装置」二のオペランド（第２オペランド）のアドレス
算出に用いる汎用レジスタ番号と偏位値を表わしている
。
２ではビット８−１１：ｉ、・、ｊ二びビニソ’ｔ１．
２−１５が一亡第１、イげれ第ｉ ２Ａ＜ランドとＩ）
２オペランドの長さを表わ１〜でおｐｌ−その他は１と
同じである。
２−１５が一亡第１、イげれ第ｉ ２Ａ＜ランドとＩ）
２オペランドの長さを表わ１〜でおｐｌ−その他は１と
同じである。
３ではピッ）０−１５がオペレーションコードを表わし
ており、ビット１６−４７は１と同じである。
ており、ビット１６−４７は１と同じである。
と記のフォーマツトラ有する命令に対する命令処理装置
は、従来第２図に示す如く構成されていた。
は、従来第２図に示す如く構成されていた。
ここで、１１は記憶装置から読出した複数の命令を一時
的に保持している命令バッファであり、その中から必要
な命令を命令切出し回路１２によって命令レジスタ１３
に取出す。従来、命令切出し回路１２は４バイトの命令
切出し機能を持ち、命令レジスタ１３は４バイト分用意
されていた。
的に保持している命令バッファであり、その中から必要
な命令を命令切出し回路１２によって命令レジスタ１３
に取出す。従来、命令切出し回路１２は４バイトの命令
切出し機能を持ち、命令レジスタ１３は４バイト分用意
されていた。
図１に示した各命令のオペランドアドレスを計算する場
合、まず命令レジスタ１３のＢ１部で指定された汎用レ
ジスタ１４の内容を信号線２０゜２１によって読出し、
加算器１５に入力する。同時に命令レジスタ１３のＤ１
部を直接加算器１５に入力しで、第１オペランドのアド
レス計算を行う。その結果音用いて記憶装置１６を参照
し、第１オペランドを演算器１７に読出す。次に、命令
切出し回路１２によって命令の残りの２パイ） ｆｃ命
令レジスタ１３に取出す。第１オペランドの場合と同様
に、信号線２０．２１によってＢ２部で指定された汎用
レジスタの内容を加算器１５に読出し、Ｂ２部を信号線
２２により直接加算器１５に入力して、第２オペランド
のアドレス計算を行う。その結果を用いて記憶装置１６
を参照し、第２オペランドを演算器１７に読出す。この
後演算器１７ではオペレーションコードで示された演算
の実行を開始することが可能となる。
合、まず命令レジスタ１３のＢ１部で指定された汎用レ
ジスタ１４の内容を信号線２０゜２１によって読出し、
加算器１５に入力する。同時に命令レジスタ１３のＤ１
部を直接加算器１５に入力しで、第１オペランドのアド
レス計算を行う。その結果音用いて記憶装置１６を参照
し、第１オペランドを演算器１７に読出す。次に、命令
切出し回路１２によって命令の残りの２パイ） ｆｃ命
令レジスタ１３に取出す。第１オペランドの場合と同様
に、信号線２０．２１によってＢ２部で指定された汎用
レジスタの内容を加算器１５に読出し、Ｂ２部を信号線
２２により直接加算器１５に入力して、第２オペランド
のアドレス計算を行う。その結果を用いて記憶装置１６
を参照し、第２オペランドを演算器１７に読出す。この
後演算器１７ではオペレーションコードで示された演算
の実行を開始することが可能となる。
このように、図１に示した各命令のオペランドのアドレ
ス計算および記憶装置からのオペランド読出しは、第１
オペランド、第２オペランドそれぞれについて独立に処
理できるにもかかわらず、命令切出し回路１２、命令レ
ジスタ１３が４バイト分しかないこと、汎用レジスタ１
４の読出し口が１つであること、アドレス計算用加算器
１５および記憶装置１６がそれぞれ１つであること等の
理由から、オペランドを１つずつ順番に処理せざるを得
す、演算器の演算実行開始が２回の記憶装置参照終了ま
で待たされる、という問題がちった。
ス計算および記憶装置からのオペランド読出しは、第１
オペランド、第２オペランドそれぞれについて独立に処
理できるにもかかわらず、命令切出し回路１２、命令レ
ジスタ１３が４バイト分しかないこと、汎用レジスタ１
４の読出し口が１つであること、アドレス計算用加算器
１５および記憶装置１６がそれぞれ１つであること等の
理由から、オペランドを１つずつ順番に処理せざるを得
す、演算器の演算実行開始が２回の記憶装置参照終了ま
で待たされる、という問題がちった。
本発明の目的は、図１に示したツメ−マツ）ｋ有する命
令を高速に処理するために、オペランドアドレスの算出
とそれを利用した記憶装置の参照を、２つ以上のオペラ
ンドに対して同時に処理することができる命令処理装置
を提供することにある。
令を高速に処理するために、オペランドアドレスの算出
とそれを利用した記憶装置の参照を、２つ以上のオペラ
ンドに対して同時に処理することができる命令処理装置
を提供することにある。
オペランドアドレスの算出と、それを利用した記憶装置
の参照を２つ以上のメモリオペランドに対して独立かつ
同時に行うためには、まず命令バッファから１度に命令
長に応じたバイト数だけ命令レジスタに切出せる構成に
しオペランドアドレス算出用加算器と加算結果を利用し
てオペランド管読出すととのできる記憶装置を、各オペ
ランドに対応させて別個に用意し、各々を独立かつ同時
に動作可能な構成にすれば良い。
の参照を２つ以上のメモリオペランドに対して独立かつ
同時に行うためには、まず命令バッファから１度に命令
長に応じたバイト数だけ命令レジスタに切出せる構成に
しオペランドアドレス算出用加算器と加算結果を利用し
てオペランド管読出すととのできる記憶装置を、各オペ
ランドに対応させて別個に用意し、各々を独立かつ同時
に動作可能な構成にすれば良い。
以下、本発明の一実施例金第３図により説明する。１０
１は命令バッファでめる。１０２は命令長に応じて必要
なバイト数を命令バッファより切出す回路で、最大６バ
イト命令の切出しが可能な命令切出し回路である。命令
レジスタ１０３は６バイト命令を保持することができる
。命令レジスタ１０３０Ｂ１部で指定されたペースレジ
スタの値は、信号線２００，２０１を利用して汎用レジ
スタ１０４から読出し、加算器＋１ １０５に入力する
。一方、命令レジスタ１０３のＢ２部で指定されたペー
スレジスタの値は、信号線２０２゜２０３’５利用して
汎用レジスタ１０４から読出し、加算器す２１０８に入
力する。Ｂ１部および５２部で指定されたレジスタの読
出しは、互いに独立かつ同時に行うことができる。命令
レジスタのＤ１部、Ｂ２部は七れぞれ加算器≠１１０５
、加算器＋２１０８に直接入力する。加算器す１１０５
、加算器≠２１０８で（ｒよ上記入力データによりアド
レス目算全行い、その結果を用いて記憶装置費１ １０
６、記憶ｆ：置豐２ ］０９♀それぞれ参照し、読出し
たオペランドを演算器１０７にへカシる。演算器１０７
における演算実行は、２つのオペランドの読出しが終了
すると同時に開始するととができる。
１は命令バッファでめる。１０２は命令長に応じて必要
なバイト数を命令バッファより切出す回路で、最大６バ
イト命令の切出しが可能な命令切出し回路である。命令
レジスタ１０３は６バイト命令を保持することができる
。命令レジスタ１０３０Ｂ１部で指定されたペースレジ
スタの値は、信号線２００，２０１を利用して汎用レジ
スタ１０４から読出し、加算器＋１ １０５に入力する
。一方、命令レジスタ１０３のＢ２部で指定されたペー
スレジスタの値は、信号線２０２゜２０３’５利用して
汎用レジスタ１０４から読出し、加算器す２１０８に入
力する。Ｂ１部および５２部で指定されたレジスタの読
出しは、互いに独立かつ同時に行うことができる。命令
レジスタのＤ１部、Ｂ２部は七れぞれ加算器≠１１０５
、加算器＋２１０８に直接入力する。加算器す１１０５
、加算器≠２１０８で（ｒよ上記入力データによりアド
レス目算全行い、その結果を用いて記憶装置費１ １０
６、記憶ｆ：置豐２ ］０９♀それぞれ参照し、読出し
たオペランドを演算器１０７にへカシる。演算器１０７
における演算実行は、２つのオペランドの読出しが終了
すると同時に開始するととができる。
このように本実施例によれば、図１に示した６バイトの
各命令ｔ１回で命令レジスタ１０３に切出すことが可能
である。さらに、汎用レジスタ１０４の読出し口を２つ
設け、それぞれの読出し口から読出した値を命令レジス
タ１０３内の値を利用してオペランドアドレスを計算で
きる加算器と、算出アドレスによって参照可能な記憶装
置を各々２組ずつ備えたことにより、第１オペランドと
第２オペランドの読出しに必要な一連の処理を同時かつ
独立に行うことができる。どの結果、従来２回の記憶装
置参照径演算器１０７における演算が開始可能であった
ものが、１回の記憶装置参照終了後即座に演算を行える
ようになった。記憶参照は従来時間のかかる処理であり
、本実施例ではその処理時間を半減することが可能で、
非常に効果が大きい。
各命令ｔ１回で命令レジスタ１０３に切出すことが可能
である。さらに、汎用レジスタ１０４の読出し口を２つ
設け、それぞれの読出し口から読出した値を命令レジス
タ１０３内の値を利用してオペランドアドレスを計算で
きる加算器と、算出アドレスによって参照可能な記憶装
置を各々２組ずつ備えたことにより、第１オペランドと
第２オペランドの読出しに必要な一連の処理を同時かつ
独立に行うことができる。どの結果、従来２回の記憶装
置参照径演算器１０７における演算が開始可能であった
ものが、１回の記憶装置参照終了後即座に演算を行える
ようになった。記憶参照は従来時間のかかる処理であり
、本実施例ではその処理時間を半減することが可能で、
非常に効果が大きい。
本発明によれば、対象とする命令のバイト数に応じ、命
令を切出す回路金柑いＣ１命令金一度に命令レジスタに
取出すことができ、命令レジスタに命令が確定後は、全
く異なる汎用レジスタ読出しパスと互いに独立に動作可
能な加算器および記憶装置を利用することにより、２つ
以上のオペランドを全く独立かつ同時に読出すことがで
きるので、各々のオペランドアドレスの計算に必要な命
令の部分を命令レジスタに順次繰り返しセットし、一つ
の汎用レジスタ読出しパスと加算器および記憶装置を繰
り返し利用して複数のオペランドを連続的に読出してい
た従来構成に比べ、各オペランドの読出しを高速化する
ことができ、その結果演算器における演算処理の開始を
早めるととができるという効果がある。
令を切出す回路金柑いＣ１命令金一度に命令レジスタに
取出すことができ、命令レジスタに命令が確定後は、全
く異なる汎用レジスタ読出しパスと互いに独立に動作可
能な加算器および記憶装置を利用することにより、２つ
以上のオペランドを全く独立かつ同時に読出すことがで
きるので、各々のオペランドアドレスの計算に必要な命
令の部分を命令レジスタに順次繰り返しセットし、一つ
の汎用レジスタ読出しパスと加算器および記憶装置を繰
り返し利用して複数のオペランドを連続的に読出してい
た従来構成に比べ、各オペランドの読出しを高速化する
ことができ、その結果演算器における演算処理の開始を
早めるととができるという効果がある。
第１図は本発明で対象としている命令フォーマットの一
例でちる。第２図は従来技術による命令処理装置の概略
構成図である。第３図は本発明を利用した場合の命令処
理装置の概略構成図である。 １３．１０３・・・命令レジスタ、１４，１０４・・・
汎用レジスタ（ＧＲ）、１５，１０８，１０５・・・オ
ペランドアドレス算出用加算器、１６，１０６゜１０９
・・・記憶装置、１７，１０７・・・演算器、１１゜１
０１・・・命令バッファ、１２，１．０２・・・命令切
出２０３ 菌 １ 図 ）５２ 図 第 ３ 図
例でちる。第２図は従来技術による命令処理装置の概略
構成図である。第３図は本発明を利用した場合の命令処
理装置の概略構成図である。 １３．１０３・・・命令レジスタ、１４，１０４・・・
汎用レジスタ（ＧＲ）、１５，１０８，１０５・・・オ
ペランドアドレス算出用加算器、１６，１０６゜１０９
・・・記憶装置、１７，１０７・・・演算器、１１゜１
０１・・・命令バッファ、１２，１．０２・・・命令切
出２０３ 菌 １ 図 ）５２ 図 第 ３ 図
Claims (1)
- １．２つ以上のメモリオペランドを有する命令を処理す
る装置において、対象とする命令をその命令長に応じて
切出し、一度に該命令を命令レジスタに保持できる機能
を有し、かつ各々のメモリオペランドのオペランドアド
レスｔＸ出するために必要な値を命令データを利用して
それぞれ独立に読出し得る機能を備えたレジスタ群と、
該レジスタ群よυ読出した値と命令データより定まる値
との加算を各オペランドに対して独立にかつ同時に行い
、加算結果を出力し得るアドレス加算器を設けたこと全
特徴とする命令処理装置。 ２、各オペランドに対するアドレス加算結果金利用して
、対応するオペランドをそれぞれ独立かつ同時に読出し
得る記憶装置ｔヲ設はプにと全特徴とする第１項の命令
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12471583A JPS6017538A (ja) | 1983-07-11 | 1983-07-11 | 命令処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12471583A JPS6017538A (ja) | 1983-07-11 | 1983-07-11 | 命令処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017538A true JPS6017538A (ja) | 1985-01-29 |
Family
ID=14892310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12471583A Pending JPS6017538A (ja) | 1983-07-11 | 1983-07-11 | 命令処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017538A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253541A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 命令処理装置 |
| JPS61282933A (ja) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPS6429932A (en) * | 1987-07-27 | 1989-01-31 | Mitsubishi Electric Corp | Address control system for signal processing |
| JPH01311338A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | データメモリアドレス発生回路 |
| JPH0326825U (ja) * | 1989-07-25 | 1991-03-19 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941040A (ja) * | 1972-08-26 | 1974-04-17 | ||
| JPS5447455A (en) * | 1977-09-22 | 1979-04-14 | Toshiba Corp | Data processor |
| JPS5481045A (en) * | 1977-12-12 | 1979-06-28 | Hitachi Ltd | Data processor |
-
1983
- 1983-07-11 JP JP12471583A patent/JPS6017538A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4941040A (ja) * | 1972-08-26 | 1974-04-17 | ||
| JPS5447455A (en) * | 1977-09-22 | 1979-04-14 | Toshiba Corp | Data processor |
| JPS5481045A (en) * | 1977-12-12 | 1979-06-28 | Hitachi Ltd | Data processor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61253541A (ja) * | 1985-05-07 | 1986-11-11 | Hitachi Ltd | 命令処理装置 |
| JPS61282933A (ja) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | デイジタル信号処理プロセツサ |
| JPS6429932A (en) * | 1987-07-27 | 1989-01-31 | Mitsubishi Electric Corp | Address control system for signal processing |
| JPH01311338A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | データメモリアドレス発生回路 |
| JPH0326825U (ja) * | 1989-07-25 | 1991-03-19 |
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