JPS5812054A - アドレス制御装置 - Google Patents
アドレス制御装置Info
- Publication number
- JPS5812054A JPS5812054A JP11052381A JP11052381A JPS5812054A JP S5812054 A JPS5812054 A JP S5812054A JP 11052381 A JP11052381 A JP 11052381A JP 11052381 A JP11052381 A JP 11052381A JP S5812054 A JPS5812054 A JP S5812054A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- data
- srs
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発Ｉｊ１１社アドレス制御装置Ｋ関するものである。
ディジタル計算機の技術の進歩にともない、ディジタル
信号処理の高速化がよく問題にされる。
信号処理の高速化がよく問題にされる。
このディジタル信号処理において、複素数計算は不可欠
なものである。−例をＳけると下記のような計算が頻繁
に使用される。
なものである。−例をＳけると下記のような計算が頻繁
に使用される。
（（ｘ、＋ｊ ｘ、）＋（ｙｅ＋ｉ ｙｏ））ｘ（ｗｏ
＋ｉｗｔ ）ｉ＝、／’：了
（１）複素数計算ができないコンビ、−夕やマイクロ
コンビ、−夕においては、上式の計算は、下記のように
実数部、虚数部に分けて計算を行なう。
＋ｉｗｔ ）ｉ＝、／’：了
（１）複素数計算ができないコンビ、−夕やマイクロ
コンビ、−夕においては、上式の計算は、下記のように
実数部、虚数部に分けて計算を行なう。
虚数部 ｘＯＷ１＋ｘＩＷ・＋ｙ＠ＷＩ＋ｙＩＷ・この
計算に使用するデータはメモリに格納されているものと
する。ｊＯ時、Ｗ・、Ｗ、について考える。メモリ上で
ＷｌはＷ、４）−に格納されているとする。前記（２）
式の計算を順次行なっていくと、アドレスの値の増減は
％Ｗ、のアドレスが初めに設定されているとすると、＋
１、−１ 、＋１ 、Ｏ。
計算に使用するデータはメモリに格納されているものと
する。ｊＯ時、Ｗ・、Ｗ、について考える。メモリ上で
ＷｌはＷ、４）−に格納されているとする。前記（２）
式の計算を順次行なっていくと、アドレスの値の増減は
％Ｗ、のアドレスが初めに設定されているとすると、＋
１、−１ 、＋１ 、Ｏ。
−１ｔ＋１＊１と変化する。
上記のアドレス操作をしながら演算を行なう場合、従来
のマイクロプロセ、すでは、直接アドレスレジスタの増
減命令を行なわなければならないため、第１図に示した
フローグラフの手順を必要とする。第１図から明らかな
ようにアドレスの値Ｏインクリメント及びデクリメント
Ｋかなシの命令ステップ数を必要とし、処理速度の低下
の一因となっている。上記のことは、高速処理が要求さ
れるディジタル信号処理にとって大きな障害である。
のマイクロプロセ、すでは、直接アドレスレジスタの増
減命令を行なわなければならないため、第１図に示した
フローグラフの手順を必要とする。第１図から明らかな
ようにアドレスの値Ｏインクリメント及びデクリメント
Ｋかなシの命令ステップ数を必要とし、処理速度の低下
の一因となっている。上記のことは、高速処理が要求さ
れるディジタル信号処理にとって大きな障害である。
本発明は、前記ＯＪｉ因を除くことを目的とし、！イク
ロプロセッサに処理速度を向上させる機能をもたせたも
のである。
ロプロセッサに処理速度を向上させる機能をもたせたも
のである。
本発明では第１図のような従来のマイクロプロセ、すｅ
ＰｌｉＫ対して、演算命令にアドレスレジスタの増減が
同時に実行可能にして第２図のような操作手順で、前記
の計算が実現できるようにしたものである。上記の操作
機能を制御レジスタ。
ＰｌｉＫ対して、演算命令にアドレスレジスタの増減が
同時に実行可能にして第２図のような操作手順で、前記
の計算が実現できるようにしたものである。上記の操作
機能を制御レジスタ。
デコーダ等を用いて実現した。上記制御レジスタに必要
とされるアドレスの増減命令に対する変換データをセ、
トシておき、この変換データを参照ことを可能にしてい
るため、処理数を減少させることができる。
とされるアドレスの増減命令に対する変換データをセ、
トシておき、この変換データを参照ことを可能にしてい
るため、処理数を減少させることができる。
本発明を図面を用いて説明する。
第３図は、本発明の一実施例を示したものである。従来
は、アドレスレジスタｌ、インクリメンタ／デクリメン
タ２．及びアドレスバッファ３で構成されていた。本発
明では、上記従来の構成にシフトレジスタ５．及び６．
そして、デコーダ４を加えたものである。また、従来の
インクリメンタ／デクリメンタ２には、そのｔまアドレ
スレジスタ１の情報をアドレスバッファ３に転送するス
ルーという機能を持たせる。
は、アドレスレジスタｌ、インクリメンタ／デクリメン
タ２．及びアドレスバッファ３で構成されていた。本発
明では、上記従来の構成にシフトレジスタ５．及び６．
そして、デコーダ４を加えたものである。また、従来の
インクリメンタ／デクリメンタ２には、そのｔまアドレ
スレジスタ１の情報をアドレスバッファ３に転送するス
ルーという機能を持たせる。
次に動作を説明する。
シフトレジスタ５．及び６にアドレスを変更する操作デ
ータＤｅ、Ｄｘ −−−−Ｄｙ（Ｄｏ〜Ｄ、は１０１又
は’１’）、及びＣ＊ 、Ｃｔ −−−−Ｃｙ （Ｃ。
ータＤｅ、Ｄｘ −−−−Ｄｙ（Ｄｏ〜Ｄ、は１０１又
は’１’）、及びＣ＊ 、Ｃｔ −−−−Ｃｙ （Ｃ。
〜Ｃ１は＠０＠又は”１１）をセットする。上記シフト
レジスタ５，６は演算命令の実行タイミング信号ＴＫよ
シ、１ビット循環シフトすると同時に１デコーダ４に、
第４図に示した１１．Ｉ、を出力する。■、及びＩ、は
、Ｄ、〜Ｄｑ及びｑ、〜Ｃ１の値をとる４のとする。Ｉ
、、Ｉ、をデコーダ４で解読し、菖４図００．，０．，
０．の制御線を使って、インクリメンタ／デクリメンタ
／スルー２に＋１．−１又はＯの制御信号を送る。こＯ
制御信号に従りてインクリメンタ／デクリメンタ／スル
ー２社、アドレスレジスタ１のアドレス情報を＋１又は
−ＩＫ変換するか、このアドレス情報を１換せずにアド
レスバッファ３に送る。上記の動作をシフトレジスタ５
．及び６を演算命令実行タイミング信号Ｔ Ｋ９１５て
、連続的に行なえば、アドレスレジスタ１０アドレス情
報は、自動的に、あらかじめセットされた操作データＤ
、、Ｄ、−１−−−Ｄ、に従って変換されることになる
。例えば前記で述べた、変換操作＋ｉ 、−ｉ 、−ｔ
−ｔ 、ｏ 。
レジスタ５，６は演算命令の実行タイミング信号ＴＫよ
シ、１ビット循環シフトすると同時に１デコーダ４に、
第４図に示した１１．Ｉ、を出力する。■、及びＩ、は
、Ｄ、〜Ｄｑ及びｑ、〜Ｃ１の値をとる４のとする。Ｉ
、、Ｉ、をデコーダ４で解読し、菖４図００．，０．，
０．の制御線を使って、インクリメンタ／デクリメンタ
／スルー２に＋１．−１又はＯの制御信号を送る。こＯ
制御信号に従りてインクリメンタ／デクリメンタ／スル
ー２社、アドレスレジスタ１のアドレス情報を＋１又は
−ＩＫ変換するか、このアドレス情報を１換せずにアド
レスバッファ３に送る。上記の動作をシフトレジスタ５
．及び６を演算命令実行タイミング信号Ｔ Ｋ９１５て
、連続的に行なえば、アドレスレジスタ１０アドレス情
報は、自動的に、あらかじめセットされた操作データＤ
、、Ｄ、−１−−−Ｄ、に従って変換されることになる
。例えば前記で述べた、変換操作＋ｉ 、−ｉ 、−ｔ
−ｔ 、ｏ 。
−１，＋１．−１を上記変換操作り、、Ｄ、、−−−・
Ｄ、に対応させて用いる。ただし、Ｄ、は０をセットし
ておく、この時のＷ、、Ｗ、の選ばれる順序は、Ｗ、、
Ｗ、、Ｗ、、Ｗ、＝ｗｔ、Ｗ、、Ｗ、、Ｗ。
Ｄ、に対応させて用いる。ただし、Ｄ、は０をセットし
ておく、この時のＷ、、Ｗ、の選ばれる順序は、Ｗ、、
Ｗ、、Ｗ、、Ｗ、＝ｗｔ、Ｗ、、Ｗ、、Ｗ。
となり、前記の（２）式を計算する場合のアドレスレジ
スタの操作命令は、初期のアドレスデータであるＷｏの
アドレスのセットだけでよく、他の操作命令は必要とし
ない。まえ、アドレスの増減命令を必要としない場合は
、上記シフトレジスタ５゜及び６Ｋ”Ｏ’をセットすれ
ば、インクリメンタ／デクリメンタ／スルー２では常に
スルーが選ばれることになシ、アドレスレジスタ１のア
ドレス情報がそのｉｔアドレスバッファ３に転送される
ことになる。上記機能によシ、ディジタル信号処理のよ
うな複素計算等、同一データを何度も使用する地理計算
を数多く必要とする場合、非常に操作命令ステ、プ数を
減らすことができ、処理の高速化、プログラムの簡略化
が実現できる。
スタの操作命令は、初期のアドレスデータであるＷｏの
アドレスのセットだけでよく、他の操作命令は必要とし
ない。まえ、アドレスの増減命令を必要としない場合は
、上記シフトレジスタ５゜及び６Ｋ”Ｏ’をセットすれ
ば、インクリメンタ／デクリメンタ／スルー２では常に
スルーが選ばれることになシ、アドレスレジスタ１のア
ドレス情報がそのｉｔアドレスバッファ３に転送される
ことになる。上記機能によシ、ディジタル信号処理のよ
うな複素計算等、同一データを何度も使用する地理計算
を数多く必要とする場合、非常に操作命令ステ、プ数を
減らすことができ、処理の高速化、プログラムの簡略化
が実現できる。
【図面の簡単な説明】
第１図は、従来の方法による操作手順を示したフロー図
でＩｔ）ｂ、第２図は本発明による操作手順のフロー図
である。第３図は本発明の一実施例を示したブロック図
、第４図は、本発明の動作を説明するためのブロック図
である。 ｌ・・・・・・アドレスレジスタ、２・・・・・・イン
クリメンタ／デクリメンタ／スルー、３・・・・・・ア
ドレスバッファ、４−−−−デコーダ、５，６・・・・
・・シフトレジスタ、Ｔ−・・・−・演算命令実行タイ
ミング信号、■、。 Ｉ、−−−−操作信号、０．．０．．０．・・・−・・
制御信号。 第１図
でＩｔ）ｂ、第２図は本発明による操作手順のフロー図
である。第３図は本発明の一実施例を示したブロック図
、第４図は、本発明の動作を説明するためのブロック図
である。 ｌ・・・・・・アドレスレジスタ、２・・・・・・イン
クリメンタ／デクリメンタ／スルー、３・・・・・・ア
ドレスバッファ、４−−−−デコーダ、５，６・・・・
・・シフトレジスタ、Ｔ−・・・−・演算命令実行タイ
ミング信号、■、。 Ｉ、−−−−操作信号、０．．０．．０．・・・−・・
制御信号。 第１図
Claims (1)
- アドレスレジスタと、前記アドレスレジスタに格納した
アドレスデータを変換するアドレス演算回路と、前記ア
ドレス演算回路で演算したアドレスデータをアドレスバ
スに出力するアドレスバッファで構成するアドレス制御
装置におい電、前記アドレス演算ｗｉｓｅ演算を指定す
る制御信号を発生する制御回路と、前記制御回路の制御
データを格納するシフトレジスタとを有し、前記アドレ
ス演算回路の演算機能を前記シフトレジスタと前記制御
回路とによりて指定する仁とを特徴とするアドレス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052381A JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052381A JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5812054A true JPS5812054A (ja) | 1983-01-24 |
| JPS6145264B2 JPS6145264B2 (ja) | 1986-10-07 |
Family
ID=14537952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11052381A Granted JPS5812054A (ja) | 1981-07-15 | 1981-07-15 | アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311338A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | データメモリアドレス発生回路 |
-
1981
- 1981-07-15 JP JP11052381A patent/JPS5812054A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311338A (ja) * | 1988-06-10 | 1989-12-15 | Oki Electric Ind Co Ltd | データメモリアドレス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6145264B2 (ja) | 1986-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2662534B2 (ja) | 割込方式 | |
| EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
| JPS5812054A (ja) | アドレス制御装置 | |
| JPH08212075A (ja) | 情報処理装置 | |
| US6122697A (en) | System for extending the width of a data bus | |
| JP2577023B2 (ja) | 情報処理装置のアドレス拡張制御方式 | |
| JPS63111535A (ja) | デ−タ処理装置 | |
| JP2714651B2 (ja) | カウンタ回路 | |
| JPS6125166B2 (ja) | ||
| JPS58223849A (ja) | アドレスアクセス検出回路 | |
| JPS6336405A (ja) | プログラマブル・コントロ−ラ | |
| JPS62279438A (ja) | トレ−ス回路 | |
| JPH0619700B2 (ja) | 演算装置 | |
| JP2537194B2 (ja) | デジタル／シンクロ変換器の零点補正回路 | |
| JPH0340075A (ja) | マイクロコンピュータ | |
| JP2664109B2 (ja) | リアルタイムポート | |
| JP2504535B2 (ja) | バスユニットの構成方法 | |
| WO2001016712A1 (en) | Digital signal processing apparatus and method for controlling the same | |
| JPH0194437A (ja) | 情報処理装置 | |
| JPH01120628A (ja) | データ処理装置 | |
| JPS61224063A (ja) | デ−タ転送制御装置 | |
| JPH05314277A (ja) | ポート制御回路 | |
| JP2747154B2 (ja) | 入出力処理装置 | |
| JPH03241432A (ja) | 命令変換方式 | |
| JPH05120205A (ja) | Ｄｍａ転送用アドレス変換装置付きプロセツサシステムおよびｄｍａ転送方法 |