JPH01311500A - フェイルビット解析方式 - Google Patents
フェイルビット解析方式Info
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- JPH01311500A JPH01311500A JP63139467A JP13946788A JPH01311500A JP H01311500 A JPH01311500 A JP H01311500A JP 63139467 A JP63139467 A JP 63139467A JP 13946788 A JP13946788 A JP 13946788A JP H01311500 A JPH01311500 A JP H01311500A
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- bit
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- fail bit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、フェイルビット解析方式に関し、詳しくは
、メモリ検査システムにおいて、被検査メモリデバイス
（以下ＭＵＴ）のフェイルビット情報を記憶するフェイ
ルビットメモリのデータがらフェイル位置を簡単に解析
することができるようなフェイルビット解析方式の改良
に関する。
、メモリ検査システムにおいて、被検査メモリデバイス
（以下ＭＵＴ）のフェイルビット情報を記憶するフェイ
ルビットメモリのデータがらフェイル位置を簡単に解析
することができるようなフェイルビット解析方式の改良
に関する。
［従来の技術］
一般にメモリ検査システムでは、ＭＵＴの各アドレスに
特定のデータを書込み、その後、ＭＵＴの各アドレスの
記憶データを読出して期待値データ（書込みデータ）と
比較し、一致しない場合には、フェイルビットメモリの
対応アドレスに“１”データの書込み（マーク）を行う
ようになっている。この場合のフェイルビットメモリの
書込みアトレスノ指定は、ＭＵＴの読出しアドレス位置
定ＩＩＩのアドレス信号をそのまま用いて行われる。そ
して、得たフェイルビットメモリの記憶データ（フェイ
ルビット情報）を解析することにより、ＭＵＴのフェイ
ルビットの救済方法の決定や救済可否の判定などが行わ
れる。
特定のデータを書込み、その後、ＭＵＴの各アドレスの
記憶データを読出して期待値データ（書込みデータ）と
比較し、一致しない場合には、フェイルビットメモリの
対応アドレスに“１”データの書込み（マーク）を行う
ようになっている。この場合のフェイルビットメモリの
書込みアトレスノ指定は、ＭＵＴの読出しアドレス位置
定ＩＩＩのアドレス信号をそのまま用いて行われる。そ
して、得たフェイルビットメモリの記憶データ（フェイ
ルビット情報）を解析することにより、ＭＵＴのフェイ
ルビットの救済方法の決定や救済可否の判定などが行わ
れる。
この場合のフェイルビットメモリは、通常、ＭＵＴと同
一・容量のメモリ空間が用、αされていて、一対一対応
で欠陥の発生した場所のみをマークし、アドレスフェイ
ルの格納を行うものであるが、Ｍｔｒ’ｒノ容ｒａがフ
ェイルビットメモリよりも大きい場合には、フェイルピ
ントメモリの容量がオーバーすることになるためフェイ
ルビットデータを圧縮してフェイルビットメモリにデー
タが書込まれるものもある。
一・容量のメモリ空間が用、αされていて、一対一対応
で欠陥の発生した場所のみをマークし、アドレスフェイ
ルの格納を行うものであるが、Ｍｔｒ’ｒノ容ｒａがフ
ェイルビットメモリよりも大きい場合には、フェイルピ
ントメモリの容量がオーバーすることになるためフェイ
ルビットデータを圧縮してフェイルビットメモリにデー
タが書込まれるものもある。
［解決しようとする課題］
一般にＭＵＴ内のメモリセル群は、人出力ビット数（Ｉ
１０数）に対応して複数のマ、ソトに分割されており、
その分割数は２のｎ乗（ｎ：＝：１．２゜３、・・・、
）であるから、アドレス信号Ｃ’ｉＨ通、Ｘ方向および
Ｘ方向の２次元アドレス信号）の−部のビットはマット
選択用ビットとなっている。
１０数）に対応して複数のマ、ソトに分割されており、
その分割数は２のｎ乗（ｎ：＝：１．２゜３、・・・、
）であるから、アドレス信号Ｃ’ｉＨ通、Ｘ方向および
Ｘ方向の２次元アドレス信号）の−部のビットはマット
選択用ビットとなっている。
他方、メモリデバイスのフェイルビ・ントの救済は−・
般に、１ビット単位で行われるものではなく、複数のマ
ットの対応アドレスビット群（Ｘ方向またはＸ方向のラ
イン）を単位として、それにメモリデバイス内に予め用
意されている救済用冗長ラインを割り当てることによっ
て行われる。すなわち、複数のマットを並列に接続して
共通なものとしてこれらの救済を取り扱う。そこで、こ
の救済のために欠陥アドレスと欠陥ビット位置（記憶桁
位置としてのビット位置）を解析して、救済割り当てを
行うことが必要となるが、すべてのフェイルビットをそ
のまま取込んだ場合にフェイルビット救済線の解析処理
に手間がかかる欠点がある。
般に、１ビット単位で行われるものではなく、複数のマ
ットの対応アドレスビット群（Ｘ方向またはＸ方向のラ
イン）を単位として、それにメモリデバイス内に予め用
意されている救済用冗長ラインを割り当てることによっ
て行われる。すなわち、複数のマットを並列に接続して
共通なものとしてこれらの救済を取り扱う。そこで、こ
の救済のために欠陥アドレスと欠陥ビット位置（記憶桁
位置としてのビット位置）を解析して、救済割り当てを
行うことが必要となるが、すべてのフェイルビットをそ
のまま取込んだ場合にフェイルビット救済線の解析処理
に手間がかかる欠点がある。
特に、最近のようにメモリデバイスの記憶容量が増大す
ると、このようなことがいっそう問題となる。
ると、このようなことがいっそう問題となる。
この発明は、このような従来技術の問題点を解決するも
のであって、フェイルビットの解析処理を効率的に行う
ことができるフェイルビット解析方式を提供することを
目的とする。
のであって、フェイルビットの解析処理を効率的に行う
ことができるフェイルビット解析方式を提供することを
目的とする。
［課題を解決するための手段］
このような目的を達成するためのこの発明のフェイルビ
ット解析方式の構成は、被検査メモリデバイスから得ら
れる複数のビットからなるフェイルビットデータのうち
少なくとも１ビットを選択し、他のビットをマスクする
マスク回路と、フェイルビットデータの複数のビットを
数分の１ビットに圧縮するデータ圧縮回路と、このデー
タ圧縮回路により圧縮されたフェイルビットデータ及び
前記マスク回路によりマスクされたフェイルビットデー
タの双方又はいずれか一方についてのフェイル情報を記
憶するメモリとを備えていて、圧縮されたフェイルビッ
トデータのフェイル情報から得られるアドレス位置とマ
スクされたフェイルビットデータのフェイル情報とに基
づきフェイルビット解析を行うものである。
ット解析方式の構成は、被検査メモリデバイスから得ら
れる複数のビットからなるフェイルビットデータのうち
少なくとも１ビットを選択し、他のビットをマスクする
マスク回路と、フェイルビットデータの複数のビットを
数分の１ビットに圧縮するデータ圧縮回路と、このデー
タ圧縮回路により圧縮されたフェイルビットデータ及び
前記マスク回路によりマスクされたフェイルビットデー
タの双方又はいずれか一方についてのフェイル情報を記
憶するメモリとを備えていて、圧縮されたフェイルビッ
トデータのフェイル情報から得られるアドレス位置とマ
スクされたフェイルビットデータのフェイル情報とに基
づきフェイルビット解析を行うものである。
［作用］
ＭＵＴにおいて欠陥の発生する位置（アドレス）は多く
はないので、前記のように圧縮されたフェイルビット情
報を得て、これにより欠陥位置のアドレスを得るととも
に、マスクされたフェイルビット情報を得て、これによ
り欠陥の桁位置としてのビット位置の情報を得ることで
欠陥のアドレスとそのビット桁位置の情報とがともに得
られ、このときのデータ処理量が一対−でフェイルビッ
トデータを取込む場合のデータ処理に対して、圧縮され
た整数分の１のデータと、そのアドレスに応じて得たマ
スク処理データで済むことから全体的なデータ解析処理
量を低減させることができる。
はないので、前記のように圧縮されたフェイルビット情
報を得て、これにより欠陥位置のアドレスを得るととも
に、マスクされたフェイルビット情報を得て、これによ
り欠陥の桁位置としてのビット位置の情報を得ることで
欠陥のアドレスとそのビット桁位置の情報とがともに得
られ、このときのデータ処理量が一対−でフェイルビッ
トデータを取込む場合のデータ処理に対して、圧縮され
た整数分の１のデータと、そのアドレスに応じて得たマ
スク処理データで済むことから全体的なデータ解析処理
量を低減させることができる。
また、１回のフェイルビット情報の処理量が少ないので
、フェイルビットメモリの容量を小さくでき、マスク処
理をしてデータを記憶するフェイルビットメモリを切換
えて使用すれば、フェイルビットメモリ全体の容量も圧
縮でき、フェイルビットメモリの持つ容置よりも大きな
容量のメモリに対してフェイルビット解析を行うことが
できる。
、フェイルビットメモリの容量を小さくでき、マスク処
理をしてデータを記憶するフェイルビットメモリを切換
えて使用すれば、フェイルビットメモリ全体の容量も圧
縮でき、フェイルビットメモリの持つ容置よりも大きな
容量のメモリに対してフェイルビット解析を行うことが
できる。
［実施例］
以下、この発明の一実施例について図面を参照して詳細
に説明する。
に説明する。
第１図は、この発明のフェイルビット解析方式を適用し
たフェイルビットメモリ回路のブロック図であり、第２
図は、その救済アドレスを決定するためのフェイルビッ
ト解析処理の説明図である。
たフェイルビットメモリ回路のブロック図であり、第２
図は、その救済アドレスを決定するためのフェイルビッ
ト解析処理の説明図である。
第１図において、■は、ＭＵＴのピン対応に得られるフ
ェイルビットデータを選択するためのＡＮＤアゲートあ
り、８個の２人力ＡＮＩ）回路１１゜１２，１３，１４
．１５．１８，１７．１８から構成され、各ＡＮＤ回路
１１〜１８は、一方の入力に８ビットからなるフェイル
ビットデータの各ビットをそれぞれ受け、他方の入力に
マスクレジスタ２の各段の出力を受ける。
ェイルビットデータを選択するためのＡＮＤアゲートあ
り、８個の２人力ＡＮＩ）回路１１゜１２，１３，１４
．１５．１８，１７．１８から構成され、各ＡＮＤ回路
１１〜１８は、一方の入力に８ビットからなるフェイル
ビットデータの各ビットをそれぞれ受け、他方の入力に
マスクレジスタ２の各段の出力を受ける。
マスクレジスタ２は、前記の各ＡＮＤ回路１１〜１８に
対応して８ビットのデータを記憶していて、あらかじめ
選択するピンに対応するフェイルビット以外をマスクす
る。マスクするための８ビットのデータは、ＣＰＵ等を
有するコントローラ等（図示せず）にからあらかじめセ
ットされる。
対応して８ビットのデータを記憶していて、あらかじめ
選択するピンに対応するフェイルビット以外をマスクす
る。マスクするための８ビットのデータは、ＣＰＵ等を
有するコントローラ等（図示せず）にからあらかじめセ
ットされる。
マスク処理により選択されたＡＮＤゲート１のフェイル
ビットデータ出力はデータ圧縮回路３に入力される。デ
ータ圧縮回路３は、初段に４つの２人力ＯＲ回路３１．
３２，３３．３４を打していて、ＡＮＤゲート１のそれ
ぞれのＡＮＤ回路１１〜１８からの出力のうち２出力を
１つのＯＲ回路対応にそれぞれ受ける。その結果、ＭＵ
Ｔから得られるフェイルビットデータは、ここで１／２
に圧縮される。同様にして次段の２つの２人力ＯＲ回路
３５．３６によりさらに１／２に圧縮され、最終段の２
人力ＯＲ回路３７によりまたさらに１／２に圧縮されて
、結果的にフェイルビットデータがデータ圧縮回路３に
より１／８にされる。
ビットデータ出力はデータ圧縮回路３に入力される。デ
ータ圧縮回路３は、初段に４つの２人力ＯＲ回路３１．
３２，３３．３４を打していて、ＡＮＤゲート１のそれ
ぞれのＡＮＤ回路１１〜１８からの出力のうち２出力を
１つのＯＲ回路対応にそれぞれ受ける。その結果、ＭＵ
Ｔから得られるフェイルビットデータは、ここで１／２
に圧縮される。同様にして次段の２つの２人力ＯＲ回路
３５．３６によりさらに１／２に圧縮され、最終段の２
人力ＯＲ回路３７によりまたさらに１／２に圧縮されて
、結果的にフェイルビットデータがデータ圧縮回路３に
より１／８にされる。
これら各段で１／２．１／４．ｌ／８に圧縮されたフェ
イルビットデータのそれぞれの圧縮データ出力は、デー
タセレクタ５にそれぞれ入力される。データセレクタ５
は、４ビットのデータから１ピントを選択する、４入力
端子を有する８個の選択ゲート５１，５２，５３．５４
，５５．５Ｂ。
イルビットデータのそれぞれの圧縮データ出力は、デー
タセレクタ５にそれぞれ入力される。データセレクタ５
は、４ビットのデータから１ピントを選択する、４入力
端子を有する８個の選択ゲート５１，５２，５３．５４
，５５．５Ｂ。
５７．５８から構成されている。
各選択ゲートのうち選択ゲート５１は、ＡＮＤゲート１
の各ＡＮＤ回路１１〜１８とデータ圧縮回路３の各段の
ＯＲ回路の出力をＯＲ条件で４つの入力端子（第０ビッ
ト〜第３ビット）にそれぞれ受けて、これら４ピツトの
データから１ビットを選択する。選択ゲート５２は、デ
ータ圧縮回路３の最終段のＯＲ回路３７の出力を除いて
ＡＮＤゲート１の各ＡＮＤ回路１１−１８とデータ圧縮
回路３の各段のＯＲ回路３１〜３６の出力をＯＲ条件で
対応する３つの入力端子（第１ビット〜第３ビット）に
それぞれ受けて３ビットのデータから１ビットを選択す
る。
の各ＡＮＤ回路１１〜１８とデータ圧縮回路３の各段の
ＯＲ回路の出力をＯＲ条件で４つの入力端子（第０ビッ
ト〜第３ビット）にそれぞれ受けて、これら４ピツトの
データから１ビットを選択する。選択ゲート５２は、デ
ータ圧縮回路３の最終段のＯＲ回路３７の出力を除いて
ＡＮＤゲート１の各ＡＮＤ回路１１−１８とデータ圧縮
回路３の各段のＯＲ回路３１〜３６の出力をＯＲ条件で
対応する３つの入力端子（第１ビット〜第３ビット）に
それぞれ受けて３ビットのデータから１ビットを選択す
る。
同様に、選択ゲート５３と５４は、それぞれデータ圧縮
回路３の最終段と第２段目のＯＲ回路３５〜３７の出力
を除いてＡＮＤゲート１の各ＡＮＤ回路ｔｔ−ｉｓとデ
ータ圧縮回路３の各段のＯＲ回路３１〜３４の出力をＯ
Ｒ条件でそれぞれ受けてこれら２ビットのデータから１
ビットを選択する。選択ゲート５５と５６．５７．５８
とは、それぞれデータ圧縮回路３のＯＲ回路３１〜３７
の出力のみを除いてＡＮＤゲートｌの各Ａ Ｎ Ｄ回路
１１−１８の出力をＯＲ条件で受けてこの１ビット（第
３ビット）を選択する。
回路３の最終段と第２段目のＯＲ回路３５〜３７の出力
を除いてＡＮＤゲート１の各ＡＮＤ回路ｔｔ−ｉｓとデ
ータ圧縮回路３の各段のＯＲ回路３１〜３４の出力をＯ
Ｒ条件でそれぞれ受けてこれら２ビットのデータから１
ビットを選択する。選択ゲート５５と５６．５７．５８
とは、それぞれデータ圧縮回路３のＯＲ回路３１〜３７
の出力のみを除いてＡＮＤゲートｌの各Ａ Ｎ Ｄ回路
１１−１８の出力をＯＲ条件で受けてこの１ビット（第
３ビット）を選択する。
これら各選択ゲート５１〜５８により選択されたフェイ
ルビットデータは、それぞれポート幅ｌＴ変のメモリで
あるフェイルビットメモリ６の各データ入力位置１）０
−Ｄ７に入力されてフェイルビット情報（マークｔｒｔ
報）として記憶される。
ルビットデータは、それぞれポート幅ｌＴ変のメモリで
あるフェイルビットメモリ６の各データ入力位置１）０
−Ｄ７に入力されてフェイルビット情報（マークｔｒｔ
報）として記憶される。
なお、各選択ゲート５１〜５８には選択ゲートに記憶さ
れた４つのデータのうちの１つ（特定のビット桁位置の
１ビット）と選択して出力するためのセレクト信号５０
（２ビット構成）がコントローラ側から供給され、これ
により選択すべきビット桁位置が決定される。また、フ
ェイルビットメモリ６のＡＯ〜Ａｎはアドレス信号を受
ける端ｒであり、７は、ＭＵＴの読出しアドレス指定用
のアドレス信号である。Ｄｏｕｔはデータ出力端子であ
り、このデータが読出されて、コントローラ側のメモリ
に転送される。ＷＥは書き込み端子であり、８はコント
ローラ側から発生するフェイルビット潜込み信号である
。
れた４つのデータのうちの１つ（特定のビット桁位置の
１ビット）と選択して出力するためのセレクト信号５０
（２ビット構成）がコントローラ側から供給され、これ
により選択すべきビット桁位置が決定される。また、フ
ェイルビットメモリ６のＡＯ〜Ａｎはアドレス信号を受
ける端ｒであり、７は、ＭＵＴの読出しアドレス指定用
のアドレス信号である。Ｄｏｕｔはデータ出力端子であ
り、このデータが読出されて、コントローラ側のメモリ
に転送される。ＷＥは書き込み端子であり、８はコント
ローラ側から発生するフェイルビット潜込み信号である
。
次に、その解析処理について説明する。
まず、マスクレジスタ２にオール“１”のピッ］・デー
タをセットしてマスクをしない１大態にし、選択ゲー）
５１〜５８の第０ビット目のデータが各選択ゲートから
出力されるようにセレクト信号５０を設定する。そして
、占込み信号８とアドレス信号７とをフェイルビットメ
モリ６に加えて、８ビットからなるフェイルビットデー
タを受けてフェイルビットメモリ８に一対一対応でこれ
を取込む。
タをセットしてマスクをしない１大態にし、選択ゲー）
５１〜５８の第０ビット目のデータが各選択ゲートから
出力されるようにセレクト信号５０を設定する。そして
、占込み信号８とアドレス信号７とをフェイルビットメ
モリ６に加えて、８ビットからなるフェイルビットデー
タを受けてフェイルビットメモリ８に一対一対応でこれ
を取込む。
この場合に取込んだフェイルビットデータ（マーク情報
）と各ビットの記憶領域との関係を示すのが第２図の（
ａ）である。なお、図中、Ｘで示すのがマークされた欠
陥位置を示している。また、図面において区分けされた
各領域は、それぞれＤＯ〜Ｄ７に対応する各ビットを記
憶するマット領域である。
）と各ビットの記憶領域との関係を示すのが第２図の（
ａ）である。なお、図中、Ｘで示すのがマークされた欠
陥位置を示している。また、図面において区分けされた
各領域は、それぞれＤＯ〜Ｄ７に対応する各ビットを記
憶するマット領域である。
以１−の処理により従来と同様にＭＵＴと同−容けのフ
ェイルビットをまず得る。
ェイルビットをまず得る。
次に、第２図の（ａ）の情報をコントローラ側のメモリ
に転送して記憶し、フェイルビットメモリ６の情報をク
リアしてデータセレクタ５の選択ゲートを第３ビット目
に設定するセレクト信号５０をコントローラ側から出力
して、データ圧縮回路３の最終段のＯＲ回路３７の出力
を選択ゲート５１を介してフェイルビットメモリ６のＤ
Ｏのビ、ソト位置に記憶するように設定する。
に転送して記憶し、フェイルビットメモリ６の情報をク
リアしてデータセレクタ５の選択ゲートを第３ビット目
に設定するセレクト信号５０をコントローラ側から出力
して、データ圧縮回路３の最終段のＯＲ回路３７の出力
を選択ゲート５１を介してフェイルビットメモリ６のＤ
Ｏのビ、ソト位置に記憶するように設定する。
次に、前記と同様に書込み信号８とアドレス信Ｓ′Ｆ７
とをフェイルビ・ソトメモリ６に加えて、８ビットから
なるフェイルビットデータを受けてこれを１ビットに圧
縮してフェイルビットメモリ６の１）０のビット位置の
記憶領域（マット）に取込み記憶する。この場合に取込
んだフェイルビットデータ（マーク情報）とＤＯのビッ
ト位置の記憶領域との関係を示すのが第２図の（ｂ）で
あり、このときのＤθビットの記憶領域のフェイルビッ
トｔ＋ＹＮは、フェイルビットが発生したアドレス位置
を示している。
とをフェイルビ・ソトメモリ６に加えて、８ビットから
なるフェイルビットデータを受けてこれを１ビットに圧
縮してフェイルビットメモリ６の１）０のビット位置の
記憶領域（マット）に取込み記憶する。この場合に取込
んだフェイルビットデータ（マーク情報）とＤＯのビッ
ト位置の記憶領域との関係を示すのが第２図の（ｂ）で
あり、このときのＤθビットの記憶領域のフェイルビッ
トｔ＋ＹＮは、フェイルビットが発生したアドレス位置
を示している。
次に、この１ビットに圧縮したフェイルビットのデータ
をコントローラ側のメモリに転送して記憶する。そして
、このｌビットに圧縮したデータのマークされた位置の
アドレスを得る。
をコントローラ側のメモリに転送して記憶する。そして
、このｌビットに圧縮したデータのマークされた位置の
アドレスを得る。
次に、マスクレジスタ２のマスクデータを第７ビットロ
だけ“１”とし、他を“０”として、前記マークされて
いたアドレスだけアクセスして、フェイルビットを圧縮
せず（セレクト信号５０により選択ゲートの第３ビット
目を選択して各選択ゲートから出力する状態に設定する
）にデータをフェイルビットメモリ６に取込み、Ｄ７ビ
ットが“１”となる（マークされる）記憶領域のデータ
を得る。これが第２図の（Ｃ）に示すような欠陥のある
ビット桁位置のデータである。以後、同様にして同図（
Ｃ）に示す欠陥のあるビット桁位置のデータをマスクレ
ジスタ２のマスクデータの“１”を立てる位置を選択す
ることで他のビット桁位置についても求めて同様なフェ
イルビット情報を採取する。このようにしてマスクデー
タの選択的な設定によりＤＯ〜Ｄ７の記憶領域を選択し
て、そこにマークがあるか否かを検出することができ、
フェイルビットのあるマットの欠陥のあるビット桁位置
情報とそのアドレス情報とを得ることができる。
だけ“１”とし、他を“０”として、前記マークされて
いたアドレスだけアクセスして、フェイルビットを圧縮
せず（セレクト信号５０により選択ゲートの第３ビット
目を選択して各選択ゲートから出力する状態に設定する
）にデータをフェイルビットメモリ６に取込み、Ｄ７ビ
ットが“１”となる（マークされる）記憶領域のデータ
を得る。これが第２図の（Ｃ）に示すような欠陥のある
ビット桁位置のデータである。以後、同様にして同図（
Ｃ）に示す欠陥のあるビット桁位置のデータをマスクレ
ジスタ２のマスクデータの“１”を立てる位置を選択す
ることで他のビット桁位置についても求めて同様なフェ
イルビット情報を採取する。このようにしてマスクデー
タの選択的な設定によりＤＯ〜Ｄ７の記憶領域を選択し
て、そこにマークがあるか否かを検出することができ、
フェイルビットのあるマットの欠陥のあるビット桁位置
情報とそのアドレス情報とを得ることができる。
したがって、フェイルビットメモリ６のすべてのビット
記憶領域のデータデータを一度に扱う必要がなく、かつ
マークがある立っているビット記憶エリアだけのフェイ
ルビット情報を得ることができる。
記憶領域のデータデータを一度に扱う必要がなく、かつ
マークがある立っているビット記憶エリアだけのフェイ
ルビット情報を得ることができる。
なお、圧縮したデータ或いはマスクされたデータをフェ
イルビットメモリ６が受けるときには、それに対応する
ポート幅に設定される。
イルビットメモリ６が受けるときには、それに対応する
ポート幅に設定される。
ところで、第２図の（ａ）に示す例では説明の都合上、
フェイルビットメモリ６のＤ２の記憶位置には、欠陥が
ないが、このようにマークがない領域は１つだけとは限
らない。したがって、最初に採取したＭＵＴの容量に一
対一に対応するフェイルビットデータを処理することな
く、フェイルビット解析処理は、前記のように１ビット
に圧縮したフェイルビットのビット位置（アドレス）を
示すフェイルビット情報と、−１ビットの領域のフェイ
ルビットのあるビット位置（記憶桁位置）のフェイルビ
ット情報だけを得て行うことができる。
フェイルビットメモリ６のＤ２の記憶位置には、欠陥が
ないが、このようにマークがない領域は１つだけとは限
らない。したがって、最初に採取したＭＵＴの容量に一
対一に対応するフェイルビットデータを処理することな
く、フェイルビット解析処理は、前記のように１ビット
に圧縮したフェイルビットのビット位置（アドレス）を
示すフェイルビット情報と、−１ビットの領域のフェイ
ルビットのあるビット位置（記憶桁位置）のフェイルビ
ット情報だけを得て行うことができる。
しかも、その解析データの情報量は、１／ｎ（ただし、
ｎは、圧縮率）と１ビット圧縮データだけで済ませられ
、解析処理のデータ処理量が低減する。
ｎは、圧縮率）と１ビット圧縮データだけで済ませられ
、解析処理のデータ処理量が低減する。
なお、最初の段階で採取したＭＵＴの容量に対応するフ
ェイルビットデータは、必要に応じて解析処理の過程で
或いは他の欠陥分析等で参照することになるが、アドレ
ス線確定のための解析処理には、必ずしも全フェイルビ
ットデータを採る必要はない。そこで、フェイルビット
メモリの容量は、１／ｎとすることも可能である。
ェイルビットデータは、必要に応じて解析処理の過程で
或いは他の欠陥分析等で参照することになるが、アドレ
ス線確定のための解析処理には、必ずしも全フェイルビ
ットデータを採る必要はない。そこで、フェイルビット
メモリの容量は、１／ｎとすることも可能である。
すなわち、１ビット圧縮記憶する場合の１ビットの記憶
領域を持つフェイルビットメモリを設けて、これを選択
ゲート５１に接続して、１ビットに圧縮したフェイルビ
ット情報を得る。次に、このフェイルビットメモリを選
択ゲート５８に切換えて接続するように、マスクデータ
の“１”が立てられた位置に対応してＤ７ビットの記憶
領域のフェイルビット情報を得る。同様にしてマスクデ
ータの“１”の位置に対応して、対応する選択ゲートノ
位置にフェイルピントメモリ６の接続を切換えて、その
ビット領域におけるフェイルビット情報を得る。
領域を持つフェイルビットメモリを設けて、これを選択
ゲート５１に接続して、１ビットに圧縮したフェイルビ
ット情報を得る。次に、このフェイルビットメモリを選
択ゲート５８に切換えて接続するように、マスクデータ
の“１”が立てられた位置に対応してＤ７ビットの記憶
領域のフェイルビット情報を得る。同様にしてマスクデ
ータの“１”の位置に対応して、対応する選択ゲートノ
位置にフェイルピントメモリ６の接続を切換えて、その
ビット領域におけるフェイルビット情報を得る。
このようにすれば、フェイルビットメモリの容置は、Ｍ
ＵＴの容量の１ ／ ｎで済むことになる。
ＵＴの容量の１ ／ ｎで済むことになる。
その結果、大容量のＭＵＴのフェイルビット解析処理が
小さい容量のフェイルビットメモリで行え、かつ解析処
理時間も短くできる。
小さい容量のフェイルビットメモリで行え、かつ解析処
理時間も短くできる。
なお、この実施例では、１ビットに圧縮したフェイルビ
ットのマークデータを得ているが、これは、データ圧縮
回路３の圧縮段の出力を選択することで、２ビット或い
は数ビットに圧縮したフェイルビットデータを得ること
ができ、このように圧縮されたデータによって解析を行
ってもよい。
ットのマークデータを得ているが、これは、データ圧縮
回路３の圧縮段の出力を選択することで、２ビット或い
は数ビットに圧縮したフェイルビットデータを得ること
ができ、このように圧縮されたデータによって解析を行
ってもよい。
すなわち、解析処理は、１ビットに圧縮する場合に限定
されるものではない。また、受けるフェイルビットデー
タも８ピツトに限らず、６ビット或いは４ビット等各種
のビット構成のものを受けることができる。また、この
ように受けるフェイルビットデータ（圧縮されたフェイ
ルビットデータも含む）に対応してフェイルビットメモ
リ６の人力ポート幅をそれに対応する幅に設定する。ま
た、８ビットより大きな、例えば、１６ビットのフェイ
ルビットを受けるような場合には、ゲート回路１のＡＮ
Ｄ回路をそれに対応して増加させ、かつデータ圧縮回路
３の各ＯＲ回路もそれに対応して増加させればよい。同
様に、マスクにより選択されるビットも１ビットだけに
限定されるものではない。
されるものではない。また、受けるフェイルビットデー
タも８ピツトに限らず、６ビット或いは４ビット等各種
のビット構成のものを受けることができる。また、この
ように受けるフェイルビットデータ（圧縮されたフェイ
ルビットデータも含む）に対応してフェイルビットメモ
リ６の人力ポート幅をそれに対応する幅に設定する。ま
た、８ビットより大きな、例えば、１６ビットのフェイ
ルビットを受けるような場合には、ゲート回路１のＡＮ
Ｄ回路をそれに対応して増加させ、かつデータ圧縮回路
３の各ＯＲ回路もそれに対応して増加させればよい。同
様に、マスクにより選択されるビットも１ビットだけに
限定されるものではない。
以上説明してきたが、実施例におけるデータ圧縮回路と
か、データ選択回路は、種々の論理回路を用いて実現で
きる。例えば、データ選択回路は、データラッチ回路等
を用いてもよい。
か、データ選択回路は、種々の論理回路を用いて実現で
きる。例えば、データ選択回路は、データラッチ回路等
を用いてもよい。
また、フェイルビットをマスクするマスク処理も実施例
のものに限定されるものではなく、各種のマスク回路或
いは選択回路を用いることができる。
のものに限定されるものではなく、各種のマスク回路或
いは選択回路を用いることができる。
［発明の効果コ
以上の説明から理解できるように、この発明にあっては
、ＭＵＴにおいて欠陥の発生する位置は多くはないので
、前記のように圧縮されたフェイルビット情報を得て、
これにより欠陥位置のアドレスを得るとともに、マスク
されたフェイルビット情報を得て、これにより欠陥のビ
ット桁位置の情報を得ることで欠陥のアドレスとそのビ
ット桁位置の情報とがともに得られ、このときのデータ
処理量が一対一でフェイルビットデータを取込む場合の
データ処理に対して、圧縮された整数分の１のデータと
、そのアドレスに応じて得たマスク処理データで済むこ
とから全体的なデータ解析処理量を低減させることがで
きる。
、ＭＵＴにおいて欠陥の発生する位置は多くはないので
、前記のように圧縮されたフェイルビット情報を得て、
これにより欠陥位置のアドレスを得るとともに、マスク
されたフェイルビット情報を得て、これにより欠陥のビ
ット桁位置の情報を得ることで欠陥のアドレスとそのビ
ット桁位置の情報とがともに得られ、このときのデータ
処理量が一対一でフェイルビットデータを取込む場合の
データ処理に対して、圧縮された整数分の１のデータと
、そのアドレスに応じて得たマスク処理データで済むこ
とから全体的なデータ解析処理量を低減させることがで
きる。
また、１回のフェイルビット情報の処理量が少ないので
、フェイルビットメモリの容量を小さくでき、マスク処
理をしてデータを記憶するフェイルビットメモリを切換
えて使用すれば、フェイルビットメモリ全体の容量も圧
縮でき、フェイルビットメモリの持つ容量よりも大きな
容量のメモリに対してフェイルビット解析を行うことが
できる。
、フェイルビットメモリの容量を小さくでき、マスク処
理をしてデータを記憶するフェイルビットメモリを切換
えて使用すれば、フェイルビットメモリ全体の容量も圧
縮でき、フェイルビットメモリの持つ容量よりも大きな
容量のメモリに対してフェイルビット解析を行うことが
できる。
第１図は、この発明のフェイルビット解析方式を適用し
たフェイルビットメモリ回路のブロック図、第２図は、
その救済アドレスを決定するためのフェイルビット解析
処理の説明図である。 １・・・ＡＮＤゲート、２・・・マスクレジスタ、３・
・・データ圧縮回路、５・・・データセレクタ、６・・
・フェイルビットメモリ、 １１〜１８・・・ＡＮＤ回路、３１〜３７・・・ＯＲ回
路、５１〜５８・・・選択ゲート。
たフェイルビットメモリ回路のブロック図、第２図は、
その救済アドレスを決定するためのフェイルビット解析
処理の説明図である。 １・・・ＡＮＤゲート、２・・・マスクレジスタ、３・
・・データ圧縮回路、５・・・データセレクタ、６・・
・フェイルビットメモリ、 １１〜１８・・・ＡＮＤ回路、３１〜３７・・・ＯＲ回
路、５１〜５８・・・選択ゲート。
Claims (1)
- （１）被検査メモリデバイスから得られる複数のビット
からなるフェイルビットデータのうち少なくとも１ビッ
トを選択し、他のビットをマスクするマスク回路と、前
記フェイルビットデータの複数のビットを数分の１ビッ
トに圧縮するデータ圧縮回路と、このデータ圧縮回路に
より圧縮されたフェイルビットデータ及び前記マスク回
路によりマスクされたフェイルビットデータの双方又は
いずれか一方についてのフェイル情報を記憶するメモリ
とを備え、前記圧縮されたフェイルビットデータのフェ
イル情報から得られるアドレス位置と前記マスクされた
フェイルビットデータのフェイル情報とに基づきフェイ
ルビット解析を行うことを特徴とするフェイルビット解
析方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139467A JP2622720B2 (ja) | 1988-06-08 | 1988-06-08 | フェイルビット解析方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63139467A JP2622720B2 (ja) | 1988-06-08 | 1988-06-08 | フェイルビット解析方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01311500A true JPH01311500A (ja) | 1989-12-15 |
| JP2622720B2 JP2622720B2 (ja) | 1997-06-18 |
Family
ID=15245916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63139467A Expired - Fee Related JP2622720B2 (ja) | 1988-06-08 | 1988-06-08 | フェイルビット解析方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622720B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316080U (ja) * | 1989-06-28 | 1991-02-18 | ||
| US6374378B1 (en) | 1997-11-10 | 2002-04-16 | Advantest Corporation | Failure analysis memory for semiconductor memory testing devices and its storage method |
| JP2003022695A (ja) * | 2001-07-04 | 2003-01-24 | Advantest Corp | アンドフェイル検出回路及び半導体メモリ試験装置 |
| CN116486879A (zh) * | 2023-06-19 | 2023-07-25 | 全芯智造技术有限公司 | 失效分析方法及装置、可读存储介质、终端 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4962444B2 (ja) * | 2008-08-15 | 2012-06-27 | 横河電機株式会社 | 半導体メモリ検査装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109299A (ja) * | 1985-11-06 | 1987-05-20 | Hitachi Electronics Eng Co Ltd | メモリ検査デ−タの解析装置 |
| JPS6383999A (ja) * | 1986-09-26 | 1988-04-14 | Hitachi Electronics Eng Co Ltd | フエイルビツトメモリ書込み方式 |
-
1988
- 1988-06-08 JP JP63139467A patent/JP2622720B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109299A (ja) * | 1985-11-06 | 1987-05-20 | Hitachi Electronics Eng Co Ltd | メモリ検査デ−タの解析装置 |
| JPS6383999A (ja) * | 1986-09-26 | 1988-04-14 | Hitachi Electronics Eng Co Ltd | フエイルビツトメモリ書込み方式 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316080U (ja) * | 1989-06-28 | 1991-02-18 | ||
| US6374378B1 (en) | 1997-11-10 | 2002-04-16 | Advantest Corporation | Failure analysis memory for semiconductor memory testing devices and its storage method |
| JP2003022695A (ja) * | 2001-07-04 | 2003-01-24 | Advantest Corp | アンドフェイル検出回路及び半導体メモリ試験装置 |
| CN116486879A (zh) * | 2023-06-19 | 2023-07-25 | 全芯智造技术有限公司 | 失效分析方法及装置、可读存储介质、终端 |
| CN116486879B (zh) * | 2023-06-19 | 2023-11-03 | 全芯智造技术有限公司 | 失效分析方法及装置、可读存储介质、终端 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622720B2 (ja) | 1997-06-18 |
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