JPH01311612A - Wide dynamic linear amplifier circuit - Google Patents
Wide dynamic linear amplifier circuitInfo
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- JPH01311612A JPH01311612A JP14206188A JP14206188A JPH01311612A JP H01311612 A JPH01311612 A JP H01311612A JP 14206188 A JP14206188 A JP 14206188A JP 14206188 A JP14206188 A JP 14206188A JP H01311612 A JPH01311612 A JP H01311612A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば受光量を電気信号に変換した広レベル
範囲の入力信号をリニアに増幅する広ダイナミックリニ
ア増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a wide dynamic linear amplification circuit that linearly amplifies an input signal in a wide level range, for example, by converting the amount of received light into an electrical signal.
第９図はかかる回路の構成図であって、これは演算増幅
回路（以下、ＯＰアンプと指称する）１の入出力端子間
に並列接続した複数の抵抗ｒｌ、 ｒ２・・・ｒｎとス
イッチ２とから成る利得切替回路３が接続されてリニア
アンプが構成されている。そして、このリニアアンプの
リニア出力ａがＡ／Ｄ （アナログ／ディジタル）変換
器４でディジタル変換されてＣＰＵ （中央処理装置）
５に送られるようになっている。しかるに、ＣＰＵ５は
Ａ／Ｄ変換されたリニアアンプ出力（以下、ディジタル
リニア出力と指称する）を受けるとスイッチ２に利得切
替信号すを送出してスイッチ２を順次その接続端子に切
替させる。つまり、ＣＰＵ５は利得切替回路３にスイッ
チ２を順次抵抗ｒｌ、 ｒ２・・・ｒｎと切替える利得
切替信号すを送出する。そうして、ディジタルリニア出
力レベルが処理しやすいレベルになったところでＣＰＵ
５はスイッチ２の接続端子を設定してディジタルリニア
出力を取り込む。FIG. 9 is a configuration diagram of such a circuit, which includes a plurality of resistors rl, r2...rn connected in parallel between the input and output terminals of an operational amplifier circuit (hereinafter referred to as OP amplifier) 1, and a switch 2. A gain switching circuit 3 consisting of the following is connected to constitute a linear amplifier. The linear output a of this linear amplifier is then digitally converted by an A/D (analog/digital) converter 4 and sent to the CPU (central processing unit).
It is now sent to 5th. However, when the CPU 5 receives the A/D converted linear amplifier output (hereinafter referred to as digital linear output), it sends a gain switching signal to the switch 2 to sequentially switch the switch 2 to its connection terminal. That is, the CPU 5 sends a gain switching signal to the gain switching circuit 3 to sequentially switch the switch 2 to the resistors rl, r2, . . . rn. Then, when the digital linear output level reaches a level that is easy to process, the CPU
5 sets the connection terminal of switch 2 to take in the digital linear output.
ところが、上記回路では入力信号のレベルに応じて最適
なスイッチ２の接続端子に直ぐに切替動作させることが
困難となっている。つまり、利得切替を行う際、ＣＰＵ
５は入力信号の入力レベルが第１Ｏ図に示すようにＯＰ
アンプ１のリニア増幅範囲０１〜ｅ２からどのくらい離
れているかを判断することが全くできないからである。However, in the above circuit, it is difficult to immediately switch the connection terminal of the switch 2 to the optimum connection terminal according to the level of the input signal. In other words, when performing gain switching, the CPU
5 indicates that the input level of the input signal is OP as shown in Figure 1O.
This is because it is completely impossible to determine how far away from the linear amplification range 01 to e2 of the amplifier 1 is.
このため、最悪の場合ＣＰＵ５はスイッチ２の接続端子
を抵抗ｒ１． ｒ２・・・ｒｎの順に全て切替動作させ
て最適レベルの接続端子に切替接続する場合もある。従
って、入力信号が広レベル範囲の場合、入力信号を取り
込む毎にスイッチ２を複数回切替動作させなければなら
ず、高速に処理することが困難となっている。Therefore, in the worst case, the CPU 5 connects the connection terminal of the switch 2 to the resistor r1. In some cases, all the terminals are switched in the order of r2...rn, and the terminals are switched and connected to the connection terminal at the optimum level. Therefore, when the input signal has a wide level range, the switch 2 must be switched multiple times each time the input signal is taken in, making it difficult to perform high-speed processing.
そこで本発明は、人力信号に対する利得を高速に設定で
きる高精度な広ダイナミックリニア増幅回路を提供する
ことを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a highly accurate wide dynamic linear amplifier circuit that can quickly set the gain for a human input signal.
本発明は、入力信号を所定レベル範囲に増幅する複数段
の利得切替回路を備えたリニアアンプと、このリニアア
ンプの入力信号を対数関数に変換する対数変換回路と、
この対数変換回路の変換出力レベルからリニアアンプの
最適利得を判断して利得切替回路に利得切替信号を送出
するレベル比較切替手段とを備えて上記目的を達成しよ
うとする広ダイナミック者；；増幅回路である。The present invention provides a linear amplifier including a multi-stage gain switching circuit that amplifies an input signal to a predetermined level range, a logarithmic conversion circuit that converts the input signal of the linear amplifier into a logarithmic function,
A wide dynamic person who attempts to achieve the above object by providing a level comparison switching means for determining the optimum gain of the linear amplifier from the conversion output level of the logarithmic conversion circuit and sending a gain switching signal to the gain switching circuit; It is.
このような手段を備えたことにより、対数変換回路にお
ける対数関数への変換出力レベルから利得切替回路はリ
ニアアンプの最適利得を判断して利得切替回路に利得切
替信号を送出する。これにより、リニアアンプはこの切
替られた利得で入力信号を増幅する。By providing such means, the gain switching circuit determines the optimum gain of the linear amplifier from the logarithmic function conversion output level in the logarithmic conversion circuit, and sends a gain switching signal to the gain switching circuit. Thereby, the linear amplifier amplifies the input signal with this switched gain.
以下、本発明の一実施例について図面を参照して説明す
る。An embodiment of the present invention will be described below with reference to the drawings.
第１図は広ダイナミックリニア増幅回路の構成図である
。同図において１０はＯＰアンプであって、このＯＦア
ンプ１０の入出力端子間には利得切替回路１１が接続さ
れている。この利得切替回路１１は各抵抗Ｒ１，Ｒ２・
・・Ｒｎと各スイッチＳｌ、Ｓ２・・・Ｓｎとの各直列
回路を並列接続した構成となっている。なお、以上のＯ
Ｐアンプ１０と利得切替回路１１とから利得切替回路付
きのリニアアンプが構成されている。FIG. 1 is a block diagram of a wide dynamic linear amplifier circuit. In the figure, 10 is an OP amplifier, and a gain switching circuit 11 is connected between the input and output terminals of this OF amplifier 10. This gain switching circuit 11 includes resistors R1, R2,
...Rn and each series circuit of each switch Sl, S2...Sn is connected in parallel. In addition, the above O
The P amplifier 10 and the gain switching circuit 11 constitute a linear amplifier with a gain switching circuit.
一方、１２はログアンプであって、入力信号を第２図に
示すように対数関数に変換して出力するものである。そ
して、このログアンプ１２はリニアアンプの利得を変え
ることによりリニア増幅可能な入力レベル範囲Ｍの入力
信号を増幅する機能を有している。このログアンプ１２
の対数への変換出力つまりログ出力はレベル比較切替回
路１３に送られている。このレベル比較切替回路１３は
ログアンプ１２のログ出力レベルからリニアアンプの最
適利得を判断して利得切替回路１１に利得切替信号ｋを
送出する機能を有するものである。On the other hand, 12 is a log amplifier, which converts the input signal into a logarithmic function as shown in FIG. 2 and outputs it. The log amplifier 12 has a function of amplifying input signals within an input level range M that can be linearly amplified by changing the gain of the linear amplifier. This log amplifier 12
The output of the conversion into logarithm, that is, the log output, is sent to the level comparison switching circuit 13. This level comparison switching circuit 13 has a function of determining the optimum gain of the linear amplifier from the log output level of the log amplifier 12 and sending out a gain switching signal k to the gain switching circuit 11.
この回路１３の具体的な回路構成は、第３図に示す如く
複数のコンパレータＣ１〜ｃｎを備え、これらコンパレ
ータｃ１〜ｃｎに利得切替回路１１の各利得に応じた各
基準レベルｖ１〜ｖｎが加えられている。The specific circuit configuration of this circuit 13 includes a plurality of comparators C1 to cn as shown in FIG. It is being
そして、これらコンパレータｃｌ−ｃｎの出力がデコー
ダ等の切替回路１３ａに送られ、この切替回路１３ａの
出力が利得切替信号ｋｌ−ｋｎとなる。ところで、各コ
ンパレータｃ１〜ａｎはそれぞれ第４図に示すようにロ
グ出力のレベルが各基準レベルｖ１〜Ｖｎを越えるとｒ
ＨＪレベルから「Ｌ」レベルとなる動作を行う。なお、
１３ｂ−１〜１３ｂ−ｎは抵抗である。従って、このレ
ベル比較切替回路１３は、第２図に示す如く例えば入力
信号レベルがｒ ｎｌＪ〜「ｎ２」の範囲にあればスイ
ッチｓ１を閉じる利得切替信号ｋｌを送出し、入力信号
レベルが「ｎ２」〜「ｎ３」の範囲にあればスイッチｓ
２を閉じる利得切替信号に２を送出する。しかるに、リ
ニアアンプのリニア出力は第５図に示すように入力信号
レベルｒｎｌＪ 〜ｒｎ２Ｊ 、 ｒｎ２Ｊ 〜ｒｎ
３Ｊ −に対してＶａ−Ｖｂのレベル範囲となる。The outputs of these comparators cl-cn are sent to a switching circuit 13a such as a decoder, and the output of this switching circuit 13a becomes a gain switching signal kl-kn. By the way, each of the comparators c1 to an, as shown in FIG.
An operation from HJ level to "L" level is performed. In addition,
13b-1 to 13b-n are resistors. Therefore, as shown in FIG. 2, this level comparison switching circuit 13 sends out a gain switching signal kl that closes the switch s1 when the input signal level is in the range from rnlJ to "n2", and when the input signal level is in the range "n2". ” to “n3”, switch s
Send 2 to the gain switching signal that closes 2. However, as shown in FIG. 5, the linear output of the linear amplifier has input signal levels rnlJ ~rn2J, rn2J ~rn
The level range is Va-Vb for 3J-.
ところで、上記回路では入力信号とりニア出力及び利得
切替信号にとの間に次のような関係が成立する。すなわ
ち、
入力信号−リニア出力ｘｔｏ’
である。つまり、入力信号は上記式から分るようにリニ
ア出力を仮数、利得切替信号ｋを指数とする浮動少数点
形式で表わされる。従って、リニア出力Ｖａ−Ｖｂを仮
数「１」〜「１０」ニ対応させれば、
ｎ２− ｎｌＸ １０． ｎ３＝ ｎ２Ｘ ｔｏ、 ｎ
４− ｎ３Ｘ １０．−・・なる関係となるので、入力
レベル範囲ｒ ｎｌＪ〜「ｎ２」での利得切替信号ｋｌ
は指数「１」、入力レベル範囲「ｎ２」〜「ｎ３」での
利得切替信号に２は指数「２」・・・となり、以上のこ
とから入力信号が求められる。By the way, in the above circuit, the following relationship is established between the input signal, the near output, and the gain switching signal. That is, input signal-linear output xto'. That is, as can be seen from the above equation, the input signal is expressed in a floating point format with the linear output as the mantissa and the gain switching signal k as the exponent. Therefore, if the linear outputs Va-Vb are made to correspond to mantissas "1" to "10", n2-nlX 10. n3= n2X to, n
4-n3X 10. -... Since the relationship is as follows, the gain switching signal kl in the input level range r nlJ ~ "n2"
is the index "1", 2 is the index "2" for the gain switching signal in the input level range "n2" to "n3", and the input signal is determined from the above.
しかるに、上記構成の回路であれば、入力信号はリニア
アンプに送られるとともにログアンプ１２に送られる。However, with the circuit configured as described above, the input signal is sent to the linear amplifier and also to the log amplifier 12.
ログアンプ１２は入力信号を第２図に示すように対数関
数に変換して出力する。The log amplifier 12 converts the input signal into a logarithmic function as shown in FIG. 2 and outputs it.
このとき、レベル比較切替回路１３はログ出力を受けて
そのログ出力レベルを判断してリニアアンプにおける最
適利得を求める。そして、このレベル比較切替回路１３
は最適利得の利得切替信号に１〜ｋｎヲスイッ−Ｆ−３
ｌ〜Ｓｎに送出する。例えば、人力信号レベルが「ｎ２
」〜「ｎ３」の範囲内であれば、レベル比較切替回路１
３はスイッチｓ２を閉じる利得切替信号に２を送出する
。従って、この状態でリニアアンプはスイッチｓ２が閉
じた利得で入力信号を増幅してリニア出力を得るととも
にレベル比較切替回路１３は指数「２」の利得切替信号
に２を送出する。よって、リニア信号がそのレベルから
仮数「４」を示すレベルであれば、上記入力信号を表わ
す式は、
入力信号−ｒ４ＪＸ１０２
となる。At this time, the level comparison switching circuit 13 receives the log output, determines the log output level, and determines the optimum gain in the linear amplifier. This level comparison switching circuit 13
is the gain switching signal of the optimum gain.
Send to l to Sn. For example, if the human signal level is “n2
” to “n3”, the level comparison switching circuit 1
3 sends a gain switching signal of 2 which closes switch s2. Therefore, in this state, the linear amplifier amplifies the input signal at a gain with the switch s2 closed to obtain a linear output, and the level comparison switching circuit 13 sends out a gain switching signal of 2 with an index of "2". Therefore, if the linear signal is at a level indicating the mantissa "4" from that level, the formula representing the input signal is: Input signal -r4JX102.
このように上記一実施例においては、ログアンプ１２の
ログ出力レベルがらりニアアンプ１０の最適利得を直ち
に判断して利得切替回路１１の最適抵抗Ｒ１〜Ｒｎを選
択するための利得切替信号ｋｌ−ｋｎを送出するように
したので、スイッチ８１〜Ｓｎにより抵抗Ｒ１〜Ｒｎを
１回で選択することができる。従って、高速にかつ連続
に広レベル範囲の入力信号を増幅できる。In this way, in the above embodiment, the gain switching signal kl-kn is used to immediately determine the optimum gain of the linear amplifier 10 based on the log output level of the log amplifier 12 and select the optimum resistances R1 to Rn of the gain switching circuit 11. Since the signals are sent out, the resistors R1 to Rn can be selected at one time using the switches 81 to Sn. Therefore, input signals over a wide level range can be amplified rapidly and continuously.
次に実際の広ダイナミックリニア増幅回路について第６
図乃至第８図を参照して説明する。なお、第１図と同一
部分には同一符号を付してその詳しい説明は省略する。Next, Section 6 describes an actual wide dynamic linear amplifier circuit.
This will be explained with reference to FIGS. 8 to 8. Note that the same parts as in FIG. 1 are given the same reference numerals, and detailed explanation thereof will be omitted.
先ず、第６図はリニアアンプ］０の出力端子にＡ／Ｄ変
換器２０及びパスライン２１を介してＣＰＵ２２を接続
してＣＰＵ２２にディジタルリニア出力を送るとともに
レベル比較切替回路１３から送出される利得切替信号ｋ
をパスライン２１内を通してＣＰＵ２２に送るように構
成したものである。従って、ＣＰＵ２２はディジタルリ
ニア信号から仮数を判断するとともに利得切替信号ｋか
ら指数を判断して入力信号を演算し求める。First, in FIG. 6, a CPU 22 is connected to the output terminal of a linear amplifier]0 via an A/D converter 20 and a pass line 21, and a digital linear output is sent to the CPU 22, and a gain is sent from a level comparison switching circuit 13. switching signal k
is configured to be sent to the CPU 22 through the path line 21. Therefore, the CPU 22 determines the mantissa from the digital linear signal and the exponent from the gain switching signal k to calculate the input signal.
次に第７図に示す回路は、リニアアンプ１０及びログア
ンプ１２の各出力端子をスイッチ２３の各接続端子に接
続してリニア出力及びログ出力が共にＡ／Ｄ変換器２４
でディジタル変換されてＣＰＵ２５に送られるようにな
っている。なお、２６はパスラインである。そして、Ｃ
ＰＵ２５にはメモリ２７が接続されるとともにＣＰＵ２
５がら利得切替信号がパスライン２６を通して各スイッ
チ８１〜Ｓｎに送られるようになっている。このような
構成ではメモリ２７＋：ｌ：Ａ／Ｄ変換されたログアン
プ出力（以下、ディジタルログ出力）レベルに応じたリ
ニアアンプ１０の利得切替信号が記憶されている。従っ
て、このような構成であればＣＰＵ２５はスイッチ２３
をログアンプ側に設定してディジタルログ出力を受ける
とメモリ２７に記憶されている各ディジタルログ出力レ
ベルと比較して一致するレベルの利得切替信号ｋを判断
してこの利得切替信号ｋをパスライン２６を通して各ス
イッチ８１〜Ｓｎに送出する。次にＣＰＵ２５はスイッ
チ２３をリニアアンプ側に切替えてディジタルリニア出
力を読み取り、先にディジタルログ出力より求めたゲイ
ン切替信号にとディジタルリニア出力より上記式に従っ
て入力信号を演算し求める。Next, in the circuit shown in FIG. 7, each output terminal of the linear amplifier 10 and the log amplifier 12 is connected to each connection terminal of the switch 23, and both the linear output and the log output are connected to the A/D converter 24.
The data is digitally converted and sent to the CPU 25. Note that 26 is a pass line. And C
A memory 27 is connected to the PU25, and the CPU2
5, a gain switching signal is sent to each switch 81 to Sn through a pass line 26. In such a configuration, the memory 27+:1 stores a gain switching signal of the linear amplifier 10 corresponding to the A/D converted log amplifier output (hereinafter referred to as digital log output) level. Therefore, in such a configuration, the CPU 25 uses the switch 23
is set on the log amplifier side to receive the digital log output, it is compared with each digital log output level stored in the memory 27, a gain switching signal k of a matching level is determined, and this gain switching signal k is sent to the pass line. 26 to each switch 81 to Sn. Next, the CPU 25 switches the switch 23 to the linear amplifier side, reads the digital linear output, and calculates an input signal from the gain switching signal previously obtained from the digital log output and from the digital linear output according to the above equation.
又、第８図に示す回路は受光量に応じた電気信号を入力
信号とするもので、ｏＰアンプ３ｏの「−」と「＋」入
力端子間にはフォトダイオード３１が接続されている。The circuit shown in FIG. 8 uses an electric signal corresponding to the amount of received light as an input signal, and a photodiode 31 is connected between the "-" and "+" input terminals of the op amplifier 3o.
又、ＯＰアンプ３０の出力端子と「−」入力端子との間
には利得切替回路３２が接続されている。この利得切替
回路３２は並列接続された各抵抗Ｒ１０〜Ｒｎとアナロ
グスイッチ３３とから構成されている。Further, a gain switching circuit 32 is connected between the output terminal of the OP amplifier 30 and the "-" input terminal. The gain switching circuit 32 includes resistors R10 to Rn connected in parallel and an analog switch 33.
一方、３４はログアンプで各ＯＰアンプＱｌ。On the other hand, 34 is a log amplifier and each OP amplifier Ql.
Ｑ２及びそれぞれエミッタが共通接続された各ＮＰＮ型
トランジスタＴＩ、Ｔ２が備えられている。そして、フ
ォトダイオード３１の一端が抵抗Ｒ１４を介してＯＰア
ンプＱ１の「−」入力端子に接続され、このＯＰアンプ
Ｑ１の出力端子が抵抗Ｒ１５を介してＮＰＮ型トランジ
スタＴ２のベースに接続されている。又、ＯＰアンプＱ
１の出力端子と「−」入力端子との間にコンデンサＣが
接続されている。なお、Ｒ１６は抵抗、Ｄはサーミスタ
である。一方、ＯＰアンプＱ２の出力端子は抵抗Ｒ１７
を介して各ＮＰＮ型トランジスタＴＩ、Ｔ２の各エミッ
タに接続され、又ＯＰアンプＱ２の出力端子と「−」入
力端子との間にコンデンサＣ２が接続されている。そう
して、ＮＰＮ型トランジスタＴ２のコレクタに抵抗Ｒ１
Ｂ、 Ｒ１９を介して直流を源が接続されている。なお
、Ｒ２０は抵抗、Ｄ２は定電圧ダイオードである。Q2, and NPN transistors TI and T2 whose emitters are commonly connected. One end of the photodiode 31 is connected to the "-" input terminal of the OP amplifier Q1 via a resistor R14, and the output terminal of the OP amplifier Q1 is connected to the base of the NPN transistor T2 via a resistor R15. . Also, OP amplifier Q
A capacitor C is connected between the output terminal of 1 and the "-" input terminal. Note that R16 is a resistor and D is a thermistor. On the other hand, the output terminal of OP amplifier Q2 is connected to resistor R17.
A capacitor C2 is connected between the output terminal and the "-" input terminal of the OP amplifier Q2. Then, resistor R1 is connected to the collector of NPN transistor T2.
B. A DC source is connected via R19. Note that R20 is a resistor and D2 is a constant voltage diode.
そして、ＯＰアンプ３０の出力端子とログアンプ３４の
ＯＰアンプＱ１の出力端子が共にアナログスイッチ３５
を介してＡ／Ｄ変換器３６に接続されている。このＡ／
Ｄ変換器３６にはパスライン３７を介してＣＰＵ３８が
接続されている。又、このＣＰＵ３８にはパスライン３
７を介してメモリ３つ及び各スイッチの切替信号を保持
するためのラッチ回路４０が接続されている。そして、
このラッチ回路４０はＣＰＵ３ｇから発せられた利得切
替信号をアナログスイッチ３３に送出するとともにＣＰ
Ｕ３８から発せられた入力切替信号がアナログスイッチ
３５に送出されるようになっている。前記メモリ３９に
はディジタルリニア信号のレベルに応じた各利得切替信
号が記憶されている。The output terminal of the OP amplifier 30 and the output terminal of the OP amplifier Q1 of the log amplifier 34 are connected to the analog switch 35.
It is connected to the A/D converter 36 via. This A/
A CPU 38 is connected to the D converter 36 via a pass line 37. Also, this CPU 38 has a pass line 3.
Three memories and a latch circuit 40 for holding switching signals of each switch are connected through 7. and,
This latch circuit 40 sends a gain switching signal generated from the CPU 3g to the analog switch 33, and
An input switching signal issued from U38 is sent to analog switch 35. The memory 39 stores gain switching signals corresponding to the level of the digital linear signal.
従って、かかる構成であれば、ＣＰＯ３８はアナログス
イッチ３５をログアンプ３４の出力側に設定してディジ
タルログ出力を受けるとＲＡＭ３９に記憶されているデ
ィジタルログ出力レベルデータと比較して一致するレベ
ルの利得切替信号ｋを判断してこの利得切替信号ｋをパ
スライン３７及びラッチ回路４０を通してアナログスイ
ッチ３３に送出する。次にＣＰＵ３８はアナログスイッ
チ３５を切替動作させてリニアアンプ３０の出力側に設
定しディジタルリニア出力を受ける。Therefore, with such a configuration, when the CPO 38 sets the analog switch 35 to the output side of the log amplifier 34 and receives the digital log output, the CPO 38 compares it with the digital log output level data stored in the RAM 39 and obtains a gain of a matching level. The switching signal k is determined and the gain switching signal k is sent to the analog switch 33 through the pass line 37 and the latch circuit 40. Next, the CPU 38 switches the analog switch 35 to set it to the output side of the linear amplifier 30 to receive the digital linear output.
そして、ＣＰＵ３８はこれらディジタルリニア出力及び
ディジタルログ出力を用いて上記式に従って入力信号を
演算し求める。Then, the CPU 38 uses these digital linear outputs and digital log outputs to calculate and obtain an input signal according to the above formula.
以上、第６図乃至第８図に示す各回路においても上記実
施例で説明した効果と同様の効果を奏することができる
。As described above, each of the circuits shown in FIGS. 6 to 8 can also achieve the same effects as those described in the above embodiments.
以上詳記したように本発明によれば、入力信号に対する
利得を高速に設定できる高精度な広ダイナミックリニア
増幅回路を提供できる。As described in detail above, according to the present invention, it is possible to provide a highly accurate wide dynamic linear amplifier circuit that can quickly set the gain for an input signal.
第１図は本発明に係わる広ダイナミックリニア増幅回路
の一実施例を示す構成図、第２図は同回路におけるログ
出力を示す図、第３図は同回路におけるレベル比較切替
回路の具体的な構成図、第力を示す図、第６図乃至第８
図は実際の広ダイナミックリニア増幅回路の構成図、第
９図及び第１Ｏ図は従来回路を説明するための図である
。
１０・・洗ムアンブ、１１・・・利得切替回路、１２・
・・ログアンプ、１３・・・レベル比較切替回路。
出願人代理人 弁理士 鈴江武彦
第１ 図
第３図
第５図
第６図
第７区Fig. 1 is a block diagram showing an embodiment of a wide dynamic linear amplifier circuit according to the present invention, Fig. 2 is a diagram showing a log output in the same circuit, and Fig. 3 is a concrete diagram of a level comparison switching circuit in the same circuit. Configuration diagram, diagram showing primary force, Figures 6 to 8
This figure is a block diagram of an actual wide dynamic linear amplifier circuit, and FIGS. 9 and 10 are diagrams for explaining conventional circuits. 10... Washing module, 11... Gain switching circuit, 12...
...Log amplifier, 13...Level comparison switching circuit. Applicant's representative Patent attorney Takehiko Suzue No. 1 Figure 3 Figure 5 Figure 6 Figure 7 District
Claims (1)
替回路（１１）を備えたリニアアンプ（１０）と、この
リニアアンプでリニア増幅可能な入力レベル範囲の前記
入力信号を対数関数に変換する対数変換回路（１２）と
、この対数変換回路の変換出力レベルから前記リニアア
ンプに備えられた前記利得切替回路の最適利得を判断し
て前記利得切替回路に利得切替信号を送出するレベル比
較切替手段（１３）とを具備し、増幅データは前記リニ
アアンプのリニア出力を仮数部とし前記レベル比較切替
手段で判断された最適利得を指数部とする浮動少数点形
式として得ることを特徴とする広ダイナミックリニア増
幅回路。A linear amplifier (10) equipped with a multi-stage gain switching circuit (11) that amplifies an input signal to a predetermined level range, and a logarithm that converts the input signal within the input level range that can be linearly amplified by this linear amplifier into a logarithmic function. a conversion circuit (12); and a level comparison switching means (12) for determining the optimum gain of the gain switching circuit provided in the linear amplifier from the conversion output level of the logarithmic conversion circuit and sending a gain switching signal to the gain switching circuit. 13), wherein the amplification data is obtained in a floating point format in which the linear output of the linear amplifier is the mantissa part and the optimal gain determined by the level comparison switching means is the exponent part. Amplification circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14206188A JPH01311612A (en) | 1988-06-09 | 1988-06-09 | Wide dynamic linear amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14206188A JPH01311612A (en) | 1988-06-09 | 1988-06-09 | Wide dynamic linear amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311612A true JPH01311612A (en) | 1989-12-15 |
Family
ID=15306514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14206188A Pending JPH01311612A (en) | 1988-06-09 | 1988-06-09 | Wide dynamic linear amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311612A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006352792A (en) * | 2005-06-20 | 2006-12-28 | Hochiki Corp | Signal amplifier |
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1988
- 1988-06-09 JP JP14206188A patent/JPH01311612A/en active Pending
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