JPH01311612A - 広ダイナミックリニア増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば受光量を電気信号に変換した広レベル
範囲の入力信号をリニアに増幅する広ダイナミックリニ
ア増幅回路に関する。

〔従来の技術〕

第９図はかかる回路の構成図であって、これは演算増幅
回路（以下、ＯＰアンプと指称する）１の入出力端子間
に並列接続した複数の抵抗ｒｌ、　ｒ２・・・ｒｎとス
イッチ２とから成る利得切替回路３が接続されてリニア
アンプが構成されている。そして、このリニアアンプの
リニア出力ａがＡ／Ｄ　（アナログ／ディジタル）変換
器４でディジタル変換されてＣＰＵ　（中央処理装置）
５に送られるようになっている。しかるに、ＣＰＵ５は
Ａ／Ｄ変換されたリニアアンプ出力（以下、ディジタル
リニア出力と指称する）を受けるとスイッチ２に利得切
替信号すを送出してスイッチ２を順次その接続端子に切
替させる。つまり、ＣＰＵ５は利得切替回路３にスイッ
チ２を順次抵抗ｒｌ、　ｒ２・・・ｒｎと切替える利得
切替信号すを送出する。そうして、ディジタルリニア出
力レベルが処理しやすいレベルになったところでＣＰＵ
５はスイッチ２の接続端子を設定してディジタルリニア
出力を取り込む。

〔発明が解決しようとする課題〕

ところが、上記回路では入力信号のレベルに応じて最適
なスイッチ２の接続端子に直ぐに切替動作させることが
困難となっている。つまり、利得切替を行う際、ＣＰＵ
５は入力信号の入力レベルが第１Ｏ図に示すようにＯＰ
アンプ１のリニア増幅範囲０１〜ｅ２からどのくらい離
れているかを判断することが全くできないからである。

このため、最悪の場合ＣＰＵ５はスイッチ２の接続端子
を抵抗ｒ１．　ｒ２・・・ｒｎの順に全て切替動作させ
て最適レベルの接続端子に切替接続する場合もある。従
って、入力信号が広レベル範囲の場合、入力信号を取り
込む毎にスイッチ２を複数回切替動作させなければなら
ず、高速に処理することが困難となっている。

そこで本発明は、人力信号に対する利得を高速に設定で
きる高精度な広ダイナミックリニア増幅回路を提供する
ことを目的とする。

〔課題を解決するための手段〕

本発明は、入力信号を所定レベル範囲に増幅する複数段
の利得切替回路を備えたリニアアンプと、このリニアア
ンプの入力信号を対数関数に変換する対数変換回路と、
この対数変換回路の変換出力レベルからリニアアンプの
最適利得を判断して利得切替回路に利得切替信号を送出
するレベル比較切替手段とを備えて上記目的を達成しよ
うとする広ダイナミック者；；増幅回路である。

〔作用〕

このような手段を備えたことにより、対数変換回路にお
ける対数関数への変換出力レベルから利得切替回路はリ
ニアアンプの最適利得を判断して利得切替回路に利得切
替信号を送出する。これにより、リニアアンプはこの切
替られた利得で入力信号を増幅する。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第１図は広ダイナミックリニア増幅回路の構成図である
。同図において１０はＯＰアンプであって、このＯＦア
ンプ１０の入出力端子間には利得切替回路１１が接続さ
れている。この利得切替回路１１は各抵抗Ｒ１，Ｒ２・
・・Ｒｎと各スイッチＳｌ、Ｓ２・・・Ｓｎとの各直列
回路を並列接続した構成となっている。なお、以上のＯ
Ｐアンプ１０と利得切替回路１１とから利得切替回路付
きのリニアアンプが構成されている。

一方、１２はログアンプであって、入力信号を第２図に
示すように対数関数に変換して出力するものである。そ
して、このログアンプ１２はリニアアンプの利得を変え
ることによりリニア増幅可能な入力レベル範囲Ｍの入力
信号を増幅する機能を有している。このログアンプ１２
の対数への変換出力つまりログ出力はレベル比較切替回
路１３に送られている。このレベル比較切替回路１３は
ログアンプ１２のログ出力レベルからリニアアンプの最
適利得を判断して利得切替回路１１に利得切替信号ｋを
送出する機能を有するものである。

この回路１３の具体的な回路構成は、第３図に示す如く
複数のコンパレータＣ１〜ｃｎを備え、これらコンパレ
ータｃ１〜ｃｎに利得切替回路１１の各利得に応じた各
基準レベルｖ１〜ｖｎが加えられている。

そして、これらコンパレータｃｌ−ｃｎの出力がデコー
ダ等の切替回路１３ａに送られ、この切替回路１３ａの
出力が利得切替信号ｋｌ−ｋｎとなる。ところで、各コ
ンパレータｃ１〜ａｎはそれぞれ第４図に示すようにロ
グ出力のレベルが各基準レベルｖ１〜Ｖｎを越えるとｒ
ＨＪレベルから「Ｌ」レベルとなる動作を行う。なお、
１３ｂ−１〜１３ｂ−ｎは抵抗である。従って、このレ
ベル比較切替回路１３は、第２図に示す如く例えば入力
信号レベルがｒ　ｎｌＪ〜「ｎ２」の範囲にあればスイ
ッチｓ１を閉じる利得切替信号ｋｌを送出し、入力信号
レベルが「ｎ２」〜「ｎ３」の範囲にあればスイッチｓ
２を閉じる利得切替信号に２を送出する。しかるに、リ
ニアアンプのリニア出力は第５図に示すように入力信号
レベルｒｎｌＪ　〜ｒｎ２Ｊ　、　　ｒｎ２Ｊ　〜ｒｎ
３Ｊ　−に対してＶａ−Ｖｂのレベル範囲となる。

ところで、上記回路では入力信号とりニア出力及び利得
切替信号にとの間に次のような関係が成立する。すなわ
ち、 入力信号−リニア出力ｘｔｏ’ である。つまり、入力信号は上記式から分るようにリニ
ア出力を仮数、利得切替信号ｋを指数とする浮動少数点
形式で表わされる。従って、リニア出力Ｖａ−Ｖｂを仮
数「１」〜「１０」ニ対応させれば、 ｎ２−　ｎｌＸ　１０．　ｎ３＝　ｎ２Ｘ　ｔｏ、　ｎ
４−　ｎ３Ｘ　１０．−・・なる関係となるので、入力
レベル範囲ｒ　ｎｌＪ〜「ｎ２」での利得切替信号ｋｌ
は指数「１」、入力レベル範囲「ｎ２」〜「ｎ３」での
利得切替信号に２は指数「２」・・・となり、以上のこ
とから入力信号が求められる。

しかるに、上記構成の回路であれば、入力信号はリニア
アンプに送られるとともにログアンプ１２に送られる。

ログアンプ１２は入力信号を第２図に示すように対数関
数に変換して出力する。

このとき、レベル比較切替回路１３はログ出力を受けて
そのログ出力レベルを判断してリニアアンプにおける最
適利得を求める。そして、このレベル比較切替回路１３
は最適利得の利得切替信号に１〜ｋｎヲスイッ−Ｆ−３
ｌ〜Ｓｎに送出する。例えば、人力信号レベルが「ｎ２
」〜「ｎ３」の範囲内であれば、レベル比較切替回路１
３はスイッチｓ２を閉じる利得切替信号に２を送出する
。従って、この状態でリニアアンプはスイッチｓ２が閉
じた利得で入力信号を増幅してリニア出力を得るととも
にレベル比較切替回路１３は指数「２」の利得切替信号
に２を送出する。よって、リニア信号がそのレベルから
仮数「４」を示すレベルであれば、上記入力信号を表わ
す式は、 入力信号−ｒ４ＪＸ１０２ となる。

このように上記一実施例においては、ログアンプ１２の
ログ出力レベルがらりニアアンプ１０の最適利得を直ち
に判断して利得切替回路１１の最適抵抗Ｒ１〜Ｒｎを選
択するための利得切替信号ｋｌ−ｋｎを送出するように
したので、スイッチ８１〜Ｓｎにより抵抗Ｒ１〜Ｒｎを
１回で選択することができる。従って、高速にかつ連続
に広レベル範囲の入力信号を増幅できる。

次に実際の広ダイナミックリニア増幅回路について第６
図乃至第８図を参照して説明する。なお、第１図と同一
部分には同一符号を付してその詳しい説明は省略する。

先ず、第６図はリニアアンプ］０の出力端子にＡ／Ｄ変
換器２０及びパスライン２１を介してＣＰＵ２２を接続
してＣＰＵ２２にディジタルリニア出力を送るとともに
レベル比較切替回路１３から送出される利得切替信号ｋ
をパスライン２１内を通してＣＰＵ２２に送るように構
成したものである。従って、ＣＰＵ２２はディジタルリ
ニア信号から仮数を判断するとともに利得切替信号ｋか
ら指数を判断して入力信号を演算し求める。

次に第７図に示す回路は、リニアアンプ１０及びログア
ンプ１２の各出力端子をスイッチ２３の各接続端子に接
続してリニア出力及びログ出力が共にＡ／Ｄ変換器２４
でディジタル変換されてＣＰＵ２５に送られるようにな
っている。なお、２６はパスラインである。そして、Ｃ
ＰＵ２５にはメモリ２７が接続されるとともにＣＰＵ２
５がら利得切替信号がパスライン２６を通して各スイッ
チ８１〜Ｓｎに送られるようになっている。このような
構成ではメモリ２７＋：ｌ：Ａ／Ｄ変換されたログアン
プ出力（以下、ディジタルログ出力）レベルに応じたリ
ニアアンプ１０の利得切替信号が記憶されている。従っ
て、このような構成であればＣＰＵ２５はスイッチ２３
をログアンプ側に設定してディジタルログ出力を受ける
とメモリ２７に記憶されている各ディジタルログ出力レ
ベルと比較して一致するレベルの利得切替信号ｋを判断
してこの利得切替信号ｋをパスライン２６を通して各ス
イッチ８１〜Ｓｎに送出する。次にＣＰＵ２５はスイッ
チ２３をリニアアンプ側に切替えてディジタルリニア出
力を読み取り、先にディジタルログ出力より求めたゲイ
ン切替信号にとディジタルリニア出力より上記式に従っ
て入力信号を演算し求める。

又、第８図に示す回路は受光量に応じた電気信号を入力
信号とするもので、ｏＰアンプ３ｏの「−」と「＋」入
力端子間にはフォトダイオード３１が接続されている。

又、ＯＰアンプ３０の出力端子と「−」入力端子との間
には利得切替回路３２が接続されている。この利得切替
回路３２は並列接続された各抵抗Ｒ１０〜Ｒｎとアナロ
グスイッチ３３とから構成されている。

一方、３４はログアンプで各ＯＰアンプＱｌ。

Ｑ２及びそれぞれエミッタが共通接続された各ＮＰＮ型
トランジスタＴＩ、Ｔ２が備えられている。そして、フ
ォトダイオード３１の一端が抵抗Ｒ１４を介してＯＰア
ンプＱ１の「−」入力端子に接続され、このＯＰアンプ
Ｑ１の出力端子が抵抗Ｒ１５を介してＮＰＮ型トランジ
スタＴ２のベースに接続されている。又、ＯＰアンプＱ
１の出力端子と「−」入力端子との間にコンデンサＣが
接続されている。なお、Ｒ１６は抵抗、Ｄはサーミスタ
である。一方、ＯＰアンプＱ２の出力端子は抵抗Ｒ１７
を介して各ＮＰＮ型トランジスタＴＩ、Ｔ２の各エミッ
タに接続され、又ＯＰアンプＱ２の出力端子と「−」入
力端子との間にコンデンサＣ２が接続されている。そう
して、ＮＰＮ型トランジスタＴ２のコレクタに抵抗Ｒ１
Ｂ、　Ｒ１９を介して直流を源が接続されている。なお
、Ｒ２０は抵抗、Ｄ２は定電圧ダイオードである。

そして、ＯＰアンプ３０の出力端子とログアンプ３４の
ＯＰアンプＱ１の出力端子が共にアナログスイッチ３５
を介してＡ／Ｄ変換器３６に接続されている。このＡ／
Ｄ変換器３６にはパスライン３７を介してＣＰＵ３８が
接続されている。又、このＣＰＵ３８にはパスライン３
７を介してメモリ３つ及び各スイッチの切替信号を保持
するためのラッチ回路４０が接続されている。そして、
このラッチ回路４０はＣＰＵ３ｇから発せられた利得切
替信号をアナログスイッチ３３に送出するとともにＣＰ
Ｕ３８から発せられた入力切替信号がアナログスイッチ
３５に送出されるようになっている。前記メモリ３９に
はディジタルリニア信号のレベルに応じた各利得切替信
号が記憶されている。

従って、かかる構成であれば、ＣＰＯ３８はアナログス
イッチ３５をログアンプ３４の出力側に設定してディジ
タルログ出力を受けるとＲＡＭ３９に記憶されているデ
ィジタルログ出力レベルデータと比較して一致するレベ
ルの利得切替信号ｋを判断してこの利得切替信号ｋをパ
スライン３７及びラッチ回路４０を通してアナログスイ
ッチ３３に送出する。次にＣＰＵ３８はアナログスイッ
チ３５を切替動作させてリニアアンプ３０の出力側に設
定しディジタルリニア出力を受ける。

そして、ＣＰＵ３８はこれらディジタルリニア出力及び
ディジタルログ出力を用いて上記式に従って入力信号を
演算し求める。

以上、第６図乃至第８図に示す各回路においても上記実
施例で説明した効果と同様の効果を奏することができる
。

〔発明の効果〕

以上詳記したように本発明によれば、入力信号に対する
利得を高速に設定できる高精度な広ダイナミックリニア
増幅回路を提供できる。

【図面の簡単な説明】

第１図は本発明に係わる広ダイナミックリニア増幅回路
の一実施例を示す構成図、第２図は同回路におけるログ
出力を示す図、第３図は同回路におけるレベル比較切替
回路の具体的な構成図、第力を示す図、第６図乃至第８
図は実際の広ダイナミックリニア増幅回路の構成図、第
９図及び第１Ｏ図は従来回路を説明するための図である
。 １０・・洗ムアンブ、１１・・・利得切替回路、１２・
・・ログアンプ、１３・・・レベル比較切替回路。 出願人代理人　弁理士　鈴江武彦 第１　図 第３図 第５図 第６図 第７区

Claims (1)

【特許請求の範囲】
1. 　入力信号を所定レベル範囲に増幅する複数段の利得切
   替回路（１１）を備えたリニアアンプ（１０）と、この
   リニアアンプでリニア増幅可能な入力レベル範囲の前記
   入力信号を対数関数に変換する対数変換回路（１２）と
   、この対数変換回路の変換出力レベルから前記リニアア
   ンプに備えられた前記利得切替回路の最適利得を判断し
   て前記利得切替回路に利得切替信号を送出するレベル比
   較切替手段（１３）とを具備し、増幅データは前記リニ
   アアンプのリニア出力を仮数部とし前記レベル比較切替
   手段で判断された最適利得を指数部とする浮動少数点形
   式として得ることを特徴とする広ダイナミックリニア増
   幅回路。