JPH01312840A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH01312840A
JPH01312840A JP14324088A JP14324088A JPH01312840A JP H01312840 A JPH01312840 A JP H01312840A JP 14324088 A JP14324088 A JP 14324088A JP 14324088 A JP14324088 A JP 14324088A JP H01312840 A JPH01312840 A JP H01312840A
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JP
Japan
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heat treatment
oxygen
manufacturing process
semiconductor device
substrate
Prior art date
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JP14324088A
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Japanese (ja)
Inventor
Kazunori Imaoka
今岡 和典
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To enable control of oxygen deposit at a process which requires thermal treatment of 950 deg.C or higher at a manufacturing process by applying thermal treatment to a substrate under specific conditions. CONSTITUTION:At an initial stage of a manufacturing process of a semiconductor device, heat treatment is applied to a silicon semiconductor substrate 11 at 950 deg.C or higher for at least 10 minutes to diffuse oxygen 12 of a surface region of the substrate 11 outward and to form a denuded layer 13 having an extremely low density of oxygen. Furthermore, at a process which requires thermal treatment of 950 deg.C or higher in a later manufacturing process, for example, at a manufacturing process of a gate oxide film, a temperature-up speed C from a low temperature range of 500 deg.C-900 deg.C to a high temperature range of 950 deg.C-1300 deg.C at the heat treatment is made not exceeding 14 deg.C/min. According to this constitution, oxygen deposit can be controlled, thus growing more defect cores 14 or defects inside the substrate 11 while maintaining a denuded layer 13 and enabling formation of a gate oxide film on the denuded layer 13.

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特に半導体装置の製造工程の熱
処理方法に関し、 シリコンウェハの酸素濃度に関係することなく、同一熱
処理条件により、半導体デバイス製造工程における熱処
理を兼ねて、酸素析出の制御をすることを目的とし、 シリコン半導体基板を用いる半導体装置の製造工程の熱
処理方法であって、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900″Cの低温域から9
50℃乃至1300℃の高温域への昇温速度を14”C
/win以下で、前記基板の熱処理をすることを含み構
成し、 エピタキシャルシリコン層を有するシリコン半導体基板
を用いる半導体装置の製造工程の熱処理方法であって、 950℃以上の熱処理を要する工程において、soo 
’c乃至900℃の低温域から950“C乃至1300
“Cの高温域への昇温速度を14°(/l1in以下で
、前記基板の熱処理をすることを含み構成する。
[Detailed Description of the Invention] [Summary] Regarding a method for manufacturing a semiconductor device, particularly a method for heat treatment in the manufacturing process of a semiconductor device, the present invention relates to a method for manufacturing a semiconductor device, in particular, a method for heat treatment in the manufacturing process of a semiconductor device. This is also a heat treatment method for the manufacturing process of a semiconductor device using a silicon semiconductor substrate, the purpose of which is to control oxygen precipitation.
℃ or more for 10 minutes or more, and in the subsequent manufacturing process that requires heat treatment at 950 ℃ or more, from a low temperature range of 500 ℃ to 900'' C.
The temperature increase rate to the high temperature range of 50℃ to 1300℃ is 14”C.
/win or less, a heat treatment method for a manufacturing process of a semiconductor device using a silicon semiconductor substrate having an epitaxial silicon layer, the method comprising: heat treating the substrate at a temperature of 950° C. or higher;
'C to 900℃ low temperature range to 950"C to 1300℃
“The temperature increase rate to the high temperature range of C is 14° (/l1in) or less, and the substrate is heat-treated.

〔産業上の利用分野] 本発明は、半導体装置の製造方法に関するものであり、
更に詳しく言えば半導体装置の製造工程の熱処理方法に
関するものである。
[Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device,
More specifically, the present invention relates to a heat treatment method in the manufacturing process of a semiconductor device.

近年の半導体装置は、高集積度化、微細化、さらにはシ
リコンウェハの大口径化の方向にあり、半導体装置の製
造は、基板となるウェハの特性、例えば酸素析出等を、
より再現良く制御されるものが要求されている。
In recent years, semiconductor devices have become highly integrated, miniaturized, and silicon wafers have a larger diameter.The manufacturing of semiconductor devices requires careful consideration of the characteristics of the wafer that serves as the substrate, such as oxygen precipitation, etc.
There is a need for something that can be controlled with better reproducibility.

これは、一般にシリコンウェハがCZ法(Czochr
alski法)によって引上げられたシリコン単結晶に
より制作されることから、結晶引上げ時にルツボから溶
は込む酸素が存在しているためである。
This is because silicon wafers are generally processed using the CZ method (Czochr method).
This is because the crystal is produced using a silicon single crystal pulled by the Alski method, so oxygen is present which melts from the crucible during crystal pulling.

この酸素は、利用の仕方によっては有益であったり、又
有害となったりする。従ってこの酸素が有効と働くよう
にそれを制御する必要がある。
This oxygen can be beneficial or harmful depending on how it is used. So you need to control it so that this oxygen works efficiently.

また、シリコンウェハは、大口径化する方向にあり、こ
の酸素の制御をするためのウェハの熱処理によってスリ
ップライン等の結晶欠陥の発生も生じやすくなる。従っ
てかかる熱処理は、これらの結晶欠陥の発生を防1トす
るような条件によって制御をする必要がある。
Furthermore, silicon wafers tend to have larger diameters, and crystal defects such as slip lines are more likely to occur due to heat treatment of the wafers to control oxygen. Therefore, such heat treatment needs to be controlled under conditions that prevent the occurrence of these crystal defects.

〔従来の技術] 第5図は従来例に係る半導体装置の製造方法を説明する
図であり、シリコンウェハの熱処理工程図を示している
[Prior Art] FIG. 5 is a diagram illustrating a method of manufacturing a semiconductor device according to a conventional example, and shows a heat treatment process diagram of a silicon wafer.

同図(a)に示すように、初めにN2雰囲気中において
シリコンウェハIに1100℃、20時間程度の熱処理
を施す。
As shown in FIG. 5A, first, a silicon wafer I is heat-treated at 1100° C. for about 20 hours in an N2 atmosphere.

通常のCZ法によるシリコンウェハlでは、その内部に
0.5〜2.OXIO”C11−’ (ASTM規格、
以下同様とする)程度の密度で酸素2が含有されており
、そのメカニズム自体は未だ公となっていはいないもの
のこの酸素濃度が結晶欠陥形成の重要な要素となってい
ることが知られている。
In a silicon wafer 1 produced by the normal CZ method, 0.5 to 2. OXIO"C11-' (ASTM standard,
Oxygen 2 is contained in the crystal at a density of about 100% (hereinafter the same shall apply), and although the mechanism itself is not yet public, it is known that this oxygen concentration is an important factor in the formation of crystal defects. .

ここで、1000℃以上の熱処理を施すことにより表面
近傍に於ける酸素2は、矢印にて模式的に示すように外
部へアウトデイフュージョンされる。
Here, by performing heat treatment at 1000° C. or higher, oxygen 2 near the surface is out-diffused to the outside as schematically shown by arrows.

同時にウェハl内部においてはウェハ形成状態(as−
grown状態)で存在していた欠陥核が消滅若しくは
固溶する。又、ここで後述する通常のIG法に於いては
長時間の高温処理によりウェハ表面が荒れることを防止
するため、あらかじめSin、等の保護膜を被覆せしめ
ている。
At the same time, inside the wafer l, the wafer formation state (as-
The defective nuclei that existed in the grown state) disappear or dissolve into solid solution. In addition, in the normal IG method described below, the wafer surface is coated with a protective film such as Sin in advance in order to prevent the wafer surface from becoming rough due to long-term high-temperature processing.

次いで同図(b)に示すように同じN2雰囲気中におい
て700〜800℃の温度による熱処理を40時間程度
施す、いわゆる低温アニールによる高密度の欠陥核4の
形成するプロセスである。
Next, as shown in FIG. 4B, a heat treatment is performed at a temperature of 700 to 800° C. for about 40 hours in the same N2 atmosphere, which is a process of forming high-density defect nuclei 4 by so-called low-temperature annealing.

なお、同図(a)のプロセスで、ウェハ1表面近傍の酸
素2については外部へアウトデイフュージョンされてい
るものの内部には酸素濃度が未だ高い状態にある。ここ
へ700〜800“Cの熱処理を加えることにより該酸
素2を集中させ欠陥核4を構成する。
In the process shown in FIG. 2A, oxygen 2 near the surface of the wafer 1 is out-diffused to the outside, but the oxygen concentration inside the wafer 1 is still high. By applying heat treatment at 700 to 800"C, the oxygen 2 is concentrated to form defect nuclei 4.

即ち、このプロセスに於いて高密度の欠陥核4をウェハ
l内部にある程度増大させる。しかし、ウェハ1表面近
傍においては同図(a)の高温アニールにより十分に酸
素4度を低め、且つ欠陥核4を消滅若しくは固溶させて
いるため高密度の欠陥核4が形成されることはない。
That is, in this process, high-density defect nuclei 4 are increased to some extent inside the wafer l. However, near the surface of the wafer 1, the high-temperature annealing shown in FIG. 4(a) sufficiently lowers the oxygen level by 4 degrees Celsius, and the defect nuclei 4 are eliminated or dissolved into solid solution, so the formation of a high density of defect nuclei 4 is prevented. do not have.

その後、同図(c)に示すようにN2雰囲気中で105
0″C程度の熱処理を約20時間施し無欠陥線域(DZ
)3を形成する。
After that, as shown in the same figure (c), 105
The defect-free line area (DZ) is
) form 3.

なお、半導体装置製造のプロセスにおいて、950℃以
上の高温による熱処理を要するものが存在する。例えば
、選択酸化、不純物拡散等である。
Note that some semiconductor device manufacturing processes require heat treatment at a high temperature of 950° C. or higher. For example, selective oxidation, impurity diffusion, etc.

これら熱処理においては、例えば通常の半導体デバイス
の形成基板であるシリコンウェハ1に対し悪影響を及ぼ
す。
These heat treatments have an adverse effect on, for example, the silicon wafer 1, which is a substrate for forming ordinary semiconductor devices.

第1に長時間の高温加熱は、基板に反り、もしくはひず
み等を生じさせ微細加工には欠かすことのできない正確
なマスク合わせを困難にしている。
First, long-term high-temperature heating causes warping or distortion of the substrate, making it difficult to accurately align masks, which is essential for microfabrication.

第2に、現在CZ法で造られたシリコンウェハl中に含
まれる酸素2を利用して、該シリコンウェハl内部に結
晶欠陥4を形成し、該欠陥4に素子動作に係る領域に存
在する不純物をゲッタリングさせるインドリンミンク・
ゲッタリング法(以下IC法と称す)が(1案されてい
る。かかる【G法においては、半導体装置製造の前処理
工程として、シリコンウェハlの内部のみに結晶欠陥を
形成して素子動作に係る領域はDenuded Zon
e (以下DZと称す)3として、欠陥核4を消滅させ
る、及び酸素2をアウトデイフュージョンせしめるもの
である。また、該DZの幅としては素子動作領域に欠陥
が現れない限りにおいて薄い方が良好なIC効果を得る
ことが可能である。しかしながら、通常の半導体装置製
造のプロセスにおいては、前記結晶欠陥形成の前処理工
程の後も、数々の高温処理を行わなくてはならない。こ
の一連の熱処理工程において、最初に形成されたシリコ
ンウェハlのf)enuded Zone3及び内部の
結晶欠陥は大きな影響を受ける。即ち、基板内部に形成
された欠陥並びに欠陥核4が前記半導体装置製造の高温
処理で、消滅もしくは固溶してDZ3からのゲッタリン
グ効果を弱める。または該再固溶した酸素2がDZ3に
溶は込み、素子の動作に悪影響を及ぼすものである。か
かる熱処理による欠陥の消滅等により素子動作領域の清
浄化のために形成した結晶欠陥並びにDZ3がその形成
の意味を失うものである。
Second, oxygen 2 contained in silicon wafers currently produced by the CZ method is used to form crystal defects 4 inside the silicon wafers, and the defects 4 are present in regions related to device operation. Indoline mink that gets rid of impurities
One gettering method (hereinafter referred to as IC method) has been proposed. In the [G method, as a pre-processing step for manufacturing semiconductor devices, crystal defects are formed only inside the silicon wafer l to prevent device operation. This area is called Denuded Zone.
e (hereinafter referred to as DZ) 3, which eliminates defective nuclei 4 and causes oxygen 2 to out-diffusion. Furthermore, as long as no defects appear in the element operation region, the thinner the width of the DZ, the better the IC effect can be obtained. However, in a normal semiconductor device manufacturing process, a number of high-temperature treatments must be performed even after the pretreatment step for forming crystal defects. In this series of heat treatment steps, crystal defects in f) ennuded Zone 3 and internal crystal defects of the initially formed silicon wafer 1 are greatly affected. That is, the defects and defect nuclei 4 formed inside the substrate disappear or dissolve into solid solution during the high-temperature treatment for manufacturing the semiconductor device, thereby weakening the gettering effect from the DZ 3. Alternatively, the solid-dissolved oxygen 2 may dissolve into the DZ 3 and adversely affect the operation of the element. Due to the disappearance of defects due to such heat treatment, the crystal defects and DZ3 formed for cleaning the device operating region lose their meaning.

このため、半導体製造工程の950℃以上の熱処理を必
要とする工程において、スリップラインの発生及びシリ
コンウェハlの反りを防止するためには500℃乃至9
00 ℃の低温域から950℃以上の温度へ昇温速度1
4℃/sign以下で昇温する必要がある。
For this reason, in semiconductor manufacturing processes that require heat treatment at temperatures of 950°C or higher, heat treatment of 500°C to 90°C is required to prevent slip lines from forming and warping of silicon wafers.
Temperature increase rate 1 from a low temperature range of 00 °C to a temperature of 950 °C or higher
It is necessary to raise the temperature at 4° C./sign or less.

る。Ru.

さらに、酸素濃度に応じて昇温速度を制御nしないと、
半導体装置にとって有害となる現象が生ずる。
Furthermore, unless the temperature increase rate is controlled according to the oxygen concentration,
A phenomenon occurs that is harmful to the semiconductor device.

例えば昇温速度を14℃/+sin以上としてシリコン
ウェハlの熱処理をすると、析出していた酸素2の固溶
、すなわちシリコン結晶格子間に酸素2が溶は込む現象
を生じ、内部ゲッタリング効果が薄くなる。また、昇温
速度を14℃/win以下にするとM素濃度を規定しな
いと表面近傍にも酸素2の析出が生じ有害となる。
For example, if a silicon wafer is heat-treated at a temperature increase rate of 14°C/+sin or higher, a solid solution of precipitated oxygen 2, that is, a phenomenon in which oxygen 2 dissolves between silicon crystal lattices, occurs, and the internal gettering effect is reduced. Become thin. Furthermore, if the temperature increase rate is set to 14° C./win or less, oxygen 2 will precipitate near the surface, which will be harmful unless the M element concentration is specified.

従って、結晶内部の酸素析出を増長し、析出酸素の固溶
を防止するためには、昇温速度を14”C/win以下
、特に5“(: /sin以下とし、昇温を遅くするこ
とにより効果的となる。しかし、酸素濃度を規定しなく
てはならないという問題がある。
Therefore, in order to increase the precipitation of oxygen inside the crystal and prevent the precipitated oxygen from forming a solid solution, the temperature increase rate should be set to 14"C/win or less, especially 5"C/sin or less, and the temperature increase should be slowed down. However, there is a problem in that the oxygen concentration must be regulated.

(発明が解決しようとする課題) ところで従来例の半導体装置の製造方法によれば特許出
願公告昭和62年第11782号にあるような条件下で
熱処理を行っている。すなわち、半導体デバイスの95
0℃以上の熱処理を要する工程において、soo ’c
乃至900℃の低温から950℃乃至1300℃の高温
へ昇温及び高温から低温への降温を含む熱処理をする場
合、酸素濃度が1.5×to”cym−’以上のシリコ
ンウェハlに対して、昇温及び降温速度を5℃/sin
以上14°(:/sin以下とし、酸素濃度が1.5 
XIO”ell−3より小さいシリコンウェハlに対し
、昇温及び降温速度を14°(/win以下としている
(Problems to be Solved by the Invention) According to the conventional method for manufacturing a semiconductor device, heat treatment is performed under the conditions as described in Patent Application Publication No. 11782 of 1988. That is, 95 of semiconductor devices
In a process that requires heat treatment at 0°C or higher, soo'c
When performing heat treatment that includes heating from a low temperature of 900°C to a high temperature of 950°C to 1300°C and cooling from a high temperature to a low temperature, silicon wafers with an oxygen concentration of 1.5 x to "cym-' or more , temperature increase and decrease rate of 5℃/sin
14° or more (:/sin or less, and the oxygen concentration is 1.5
For a silicon wafer l smaller than XIO"ell-3, the temperature increase and decrease rates are set to 14 degrees (/win or less).

このため、次のような問題点がある。Therefore, the following problems arise.

■シリコンウェハ毎に酸素濃度を測定しなくてはならな
い。
■Oxygen concentration must be measured for each silicon wafer.

■半導体デバイスの要求により、DZ3では酸素析出、
すなわち欠陥核4を無くし、シリコンウェハl内にはゲ
ッタリング効果を良くするため欠陥核4を多く形成する
必要がある。
■Due to the requirements of semiconductor devices, DZ3 requires oxygen precipitation,
That is, in order to eliminate the defect nuclei 4 and improve the gettering effect, it is necessary to form a large number of defect nuclei 4 in the silicon wafer l.

■酸素濃度によってシリコンウェハlを分ける必要があ
るため半導体デバイスの選択酸化や不純物拡散等の熱処
理も、その同一酸素濃度を有する半導体デバイス毎に酸
素析出の制御をする熱処理をしなくてはならない。
■Since it is necessary to separate silicon wafers according to oxygen concentration, heat treatment such as selective oxidation and impurity diffusion of semiconductor devices must be performed to control oxygen precipitation for each semiconductor device having the same oxygen concentration.

本発明はかかる従来例の課題に鑑み創作されたものであ
り、シリコンウェハの酸素濃度に関係することなく、同
一熱処理条件により、半導体デバイス製造工程における
熱処理を兼ねて、酸素析出の制御することを可能とする
半導体装置の製造方法の堤供を目的とする。
The present invention was created in view of the problems of the conventional example, and it is possible to control oxygen precipitation under the same heat treatment conditions, regardless of the oxygen concentration of the silicon wafer, and also as a heat treatment in the semiconductor device manufacturing process. The purpose is to provide a method for manufacturing semiconductor devices that makes it possible to manufacture semiconductor devices.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体装置の製造方法はその一実施例を第1〜
4図に示すように、第1の製造方法をシリコン半導体基
板を用いる半導体装置の製造工程の熱処理方法であって
、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900℃の低温域から95
0℃乃至1300℃の高温域への昇温速度を14℃/w
in以下で、前記基板の熱処理をすることを特徴とし、
徴とし、 第2の製造方法をエビタキソヤルシリコン腎を有するシ
リコン半導体基板を用いる半導体装置の製造工程の熱処
理方法であって、 950℃以上の熱処理を要する工程において、500℃
乃至900 ℃の低温域から950℃乃至1300℃の
高温域への昇温速度を14″C/sin以下で、前記基
板の熱処理をすることを特徴とし、 第3の製造方法を500℃乃至900℃の低温域から9
50℃乃至1300℃の高温域への!W温速度が5℃/
sin以下であることを特徴とし、ト記目的を達成する
The method for manufacturing a semiconductor device of the present invention is described in the first embodiment to
As shown in FIG. 4, the first manufacturing method is a heat treatment method in the manufacturing process of a semiconductor device using a silicon semiconductor substrate, and in the initial stage of the manufacturing process of the semiconductor device, 950
℃ or more for 10 minutes or more, and in the subsequent manufacturing process that requires heat treatment at 950℃ or more, from a low temperature range of 500℃ to 900℃ to 95℃.
The temperature increase rate to the high temperature range from 0℃ to 1300℃ is 14℃/w.
The method is characterized in that the substrate is heat-treated at a temperature of less than or equal to in.
The second manufacturing method is a heat treatment method for the manufacturing process of a semiconductor device using a silicon semiconductor substrate having a silicon kidney, and in the process requiring heat treatment at 950°C or higher, 500°C
The third manufacturing method is characterized in that the substrate is heat-treated at a rate of temperature increase from a low temperature range of 950°C to 1300°C to a high temperature range of 14″C/sin or less; From the low temperature range of ℃9
For high temperature ranges from 50℃ to 1300℃! W temperature rate is 5℃/
sin or less, and achieves the above objectives.

する。do.

〔作用〕[Effect]

本発明の第1の製造方法によれば、半導体装置の製造工
程の初期段階においてシリコン半導体基板の950 ℃
以上、10分以上の熱処理をすることにより、該シリコ
ン半導体基板の表面領域の酸素を外方拡散して、酸素濃
度が極めて少ない無欠陥層を形成することができ、後の
1!!造工程における950 ”C以上の熱処理を要す
る工程、例えばゲート酸化膜の製造工程において、その
熱処理を500℃乃至900℃の低温域から950 ℃
乃至1300℃の高温域への昇温速度を14℃/*ir
l以下にすることにより、酸素析出を制御し、無欠陥層
を維持しながら該基板内部には欠陥核あるいは欠陥を多
く成長させること、及び無欠陥層上にゲート酸化膜を形
成することが可能となる。
According to the first manufacturing method of the present invention, the silicon semiconductor substrate is heated to 950° C. in the initial stage of the semiconductor device manufacturing process.
As described above, by performing the heat treatment for 10 minutes or more, oxygen in the surface region of the silicon semiconductor substrate can be diffused outward to form a defect-free layer with an extremely low oxygen concentration. ! In manufacturing processes that require heat treatment of 950"C or higher, for example, in the gate oxide film manufacturing process, the heat treatment is carried out from a low temperature range of 500°C to 900°C to 950°C.
The temperature increase rate to the high temperature range of 1300℃ to 14℃/*ir
By controlling the oxygen precipitation to less than l, it is possible to control oxygen precipitation, grow many defect nuclei or defects inside the substrate while maintaining a defect-free layer, and form a gate oxide film on the defect-free layer. becomes.

また本発明の第2の製造方法によれば、シリコン半導体
基板上に素子形成領域となるエビタキソヤルシリコン層
を設けている。
Further, according to the second manufacturing method of the present invention, an epitaxy silicon layer serving as an element formation region is provided on the silicon semiconductor substrate.

このため、第1の製造方法に比べて、初期段階の950
 ℃以上、10分以上の熱処理工程を省略することがで
き、該半導体基板内の欠陥核を形成する熱処理を第1の
製造方法と同様にすることにより、例えばゲート酸化膜
の製造工程を兼ねて行なうことが可能となる。
Therefore, compared to the first manufacturing method, 950
℃ or more for 10 minutes or more can be omitted, and by performing the heat treatment for forming defect nuclei in the semiconductor substrate in the same manner as in the first manufacturing method, it can also be used, for example, as the gate oxide film manufacturing process. It becomes possible to do so.

さらに本発明の第3の製造方法によれば、第1゜2の製
造方法に係る500 ℃乃至900℃の低温域から95
0℃乃至1300℃への昇温速度を5℃/win以下と
している。
Further, according to the third manufacturing method of the present invention, the temperature can be reduced from the low temperature range of 500°C to 900°C according to the manufacturing method 1.2.
The temperature increase rate from 0°C to 1300°C is set to 5°C/win or less.

このため、無欠陥層の幅を狭く7又該基板内部の欠陥を
多く成長させることができるので、以後のレジスト膜の
剥離工程におけるコンタミ名−ンヨンや重金属等が該基
板に混入しても欠陥核あるいは欠陥によってそれを吸収
し、よりゲッタリング効果を良くすることが可能となる
Therefore, the width of the defect-free layer can be narrowed, and many defects can be grown inside the substrate, so even if contaminants, heavy metals, etc. are mixed into the substrate in the subsequent resist film stripping process, defects will occur. It is possible to absorb it by the nucleus or defect and improve the gettering effect.

〔実施例〕〔Example〕

次に図を参照しながら本発明の実施例について説明をす
る。
Next, embodiments of the present invention will be described with reference to the drawings.

第1〜4図は本発明の実施例に係る半導体装置の製造方
法を説明する図であり、第1図は本発明の第1の実施例
に係るシリコンウェハの熱処理方法を説明する図を示し
ている。
1 to 4 are diagrams for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 1 is a diagram for explaining a method for heat treatment of a silicon wafer according to a first embodiment of the present invention. ing.

なお同図(a)は熱処理の温度θ〔゛C〕対時間T〔分
]の関係を示す特性図であり、同図(b)は初期段階に
おいてシリコンウェハをQ処[した状態図、同図(c)
は後の製造工程において、ソリコンウェハを熱処理した
状態図をそれぞれ示している。
Note that (a) is a characteristic diagram showing the relationship between heat treatment temperature θ [°C] and time T [minutes], and (b) is a state diagram in which silicon wafers are Q-treated in the initial stage. Figure (c)
2A and 2B respectively show state diagrams in which the silicon wafer is heat-treated in the subsequent manufacturing process.

同図(a)において、縦軸は温度θ〔℃〕であり、シリ
コ〉・ウェハを熱処理する加熱温度である。
In FIG. 5A, the vertical axis is the temperature θ [° C.], which is the heating temperature at which the silicon wafer is heat-treated.

横軸は時間T(分)であり、シリコンウェハが熱処理に
曝される処理時間を示している。
The horizontal axis is time T (minutes), which indicates the processing time during which the silicon wafer is exposed to heat treatment.

またAは初期段階の熱特性図であり、例えば半導体装置
の製造工程における半導体基板に不純物拡散領域や導電
領域などの素子を形成する前のシリコンウェハを熱処理
する熱特性図を示している。
Further, A is a thermal characteristic diagram at an initial stage, for example, a thermal characteristic diagram in which a silicon wafer is heat-treated before forming elements such as impurity diffusion regions and conductive regions on a semiconductor substrate in the manufacturing process of a semiconductor device.

なお、Bは後の製造工程の熱特性図であり、例えば95
0 ℃以上の熱処理を行なうMOS、FET(′:4界
効果型1〜ランジスタ)のゲート酸化膜の製造工程にお
ける酸化熱特性や不純物拡散領域の活性化工程における
活性化熱特性を示すものである。
In addition, B is a thermal characteristic diagram of the subsequent manufacturing process, for example, 95
It shows the oxidation thermal characteristics in the manufacturing process of gate oxide films of MOS and FET (': 4 field effect type 1 to transistor) which are subjected to heat treatment at 0 °C or higher, and the activation thermal characteristics in the activation process of impurity diffusion regions. .

なお、破線円に示すCは500 ℃乃至900℃の低温
域から950 ℃乃至1300℃の高温域ヘシリコンう
エバの昇温処理をする昇温特性において、その昇温速度
を14℃/win以下に規定する部分である。
In addition, C shown in the broken line circle is a temperature increase characteristic in which the silicon evaporator is heated from a low temperature range of 500 °C to 900 °C to a high temperature range of 950 °C to 1300 °C, and the temperature increase rate is kept below 14 °C/win. This is the part that stipulates.

同図(b)において、初期段階Aにおいて、例えば膜厚
500〜600  (u m )程度のソリコンウェハ
11を、乾燥窒素(N2)雰囲気中で加熱温度1100
℃及び処理時間30分〜10時間程度、熱処理をする。
In the figure (b), in the initial stage A, a solicon wafer 11 having a film thickness of, for example, about 500 to 600 (um) is heated to a temperature of 1100 in a dry nitrogen (N2) atmosphere.
Heat treatment is performed at a temperature of 30 minutes to 10 hours.

これにより、シリコンウェハUの表面領域の酸素12が
外方拡散Cアウト・デイヒユージョン)され、その表面
領域が深さlO〜30 (μm)程の無欠陥層(デイ・
ヌープイツトゾーン、DZ)13となる。
As a result, the oxygen 12 in the surface area of the silicon wafer U is out-diffused (C-out diffusion), and the surface area becomes a defect-free layer (defect-free layer) with a depth of about 10~30 (μm).
Knoepuit Zone (DZ) 13.

又この熱処理条件とDZ幅の関係は第4図に示される。The relationship between the heat treatment conditions and the DZ width is shown in FIG.

なお、シリコンウェハ11内部ではゲッタリング効果に
寄与する欠陥核I4がわずかに成長し、酸素12がシリ
コン結晶格子間をU!fJ溶している。又この高温処理
によりウェハ表面が荒れることを防Iヒするため、あら
かじめSiO□等の保護膜を被覆せしめることもある。
Note that defect nuclei I4 contributing to the gettering effect grow slightly inside the silicon wafer 11, and oxygen 12 moves between the silicon crystal lattices as U! fJ is dissolved. In order to prevent the wafer surface from becoming rough due to this high temperature treatment, it may be coated with a protective film such as SiO□ in advance.

次いで同図(b)において、例えばMOSFETのゲー
ト酸化膜として5i02膜15を形成する場合、乾燥酸
素(島)雰囲気中で昇温速度を14℃/1Iin以下に
規定し、例えば低温域750℃から高温域1000゛C
について昇温速度3℃/sinとするように熱処理装置
を調節し、昇温処理を行なう。次いで、加熱温度100
0℃に到達した後、酸化温度1000℃酸化雰囲気を維
持し、処理時間5分間、酸化処理をし、 膜厚350〜400  (人〕程度の5iO1膜I5を
無欠陥層13上に形成する6 その後は、ozW囲気から乾燥N7雰囲気に成長条件を
変えて、シリコンウェハ11の降温処理を行なう。なお
降温速度は特に規定はないが14℃/lll1n以下が
望しく、例えば降温速度5℃/l1inにて降温処理を
する。
Next, in the same figure (b), when forming a 5i02 film 15 as a gate oxide film of a MOSFET, for example, the temperature increase rate is specified to 14°C/1Iin or less in a dry oxygen (island) atmosphere, and the temperature is increased from a low temperature range of 750°C, for example. High temperature range 1000゛C
The heat treatment equipment is adjusted so that the temperature increase rate is 3° C./sin, and the temperature increase treatment is performed. Next, heating temperature 100
After reaching 0°C, an oxidizing atmosphere is maintained at an oxidation temperature of 1000°C, and oxidation treatment is performed for 5 minutes to form a 5iO1 film I5 with a thickness of about 350 to 400 (people) on the defect-free layer 136. Thereafter, the growth conditions are changed from the ozW atmosphere to the dry N7 atmosphere, and the temperature of the silicon wafer 11 is lowered.The temperature lowering rate is not particularly specified, but it is preferably 14°C/l1in or less, for example, the temperature lowering rate is 5°C/l1in. Temperature cooling treatment is performed at

これにより、シリコンウェハ11の無欠陥層13を維持
しながらその内部に欠陥核14を多く成長することがで
きる。
Thereby, many defect nuclei 14 can be grown inside the silicon wafer 11 while maintaining the defect-free layer 13.

これ等により酸素濃度を区分けすることなく、デイ・ヌ
ープイツトゾーンとゲッタリング効果を奏する結晶欠陥
とを半導体装置の製造工程において形成することが可能
となる。
This makes it possible to form de-nuptoid zones and crystal defects that provide a gettering effect in the manufacturing process of semiconductor devices without dividing the oxygen concentration.

第2図は本発明の第2の実施例に係るシリコンウェハの
熱処理方法を説明する図であり、同図(a)は第1の実
施例と同様に熱処理の温度対時間の関係を示す特性図、
同図(b)はシリコンウェハ上にエピタキシャルシリコ
ン層を成長した状態図、同図(C)は後の製造工程にお
いて、シリコンウェハを熱処理した状態図をそれぞれ示
している。
FIG. 2 is a diagram illustrating a silicon wafer heat treatment method according to a second embodiment of the present invention, and FIG. figure,
FIG. 5B shows a state diagram in which an epitaxial silicon layer is grown on a silicon wafer, and FIG.

なお、第1の実施例と異なるのは第2の実施例ではシリ
コンウェハ21上にエピタキシャル5ili23を形成
しているため、第1の実施例に係る初期段階の熱処理を
省略している。
The difference from the first embodiment is that in the second embodiment, an epitaxial layer 5ili 23 is formed on the silicon wafer 21, so the initial stage heat treatment according to the first embodiment is omitted.

従って同図(a)において、初期段階の熱特性図Aは無
くなり、後の製造工程の熱特性図は第1の実施例の特性
図と同様となる。
Therefore, in FIG. 3A, the thermal characteristic diagram A at the initial stage disappears, and the thermal characteristic diagram in the subsequent manufacturing process becomes similar to the characteristic diagram of the first embodiment.

また同図(b)において、シリコンウェハ21はCZ法
によりシリコン結晶内に混入した酸素22がシリコン結
晶格子間に固溶した状態の上にCVD法による膜厚数〔
μm〕程度のエピタキシャル層が形成されている。
In addition, in FIG. 2(b), a silicon wafer 21 is coated with a film having a thickness of [1] by a CVD method on top of a state in which oxygen 22 mixed into the silicon crystal by the CZ method is solidly dissolved between the silicon crystal lattices.
An epitaxial layer of about [μm] is formed.

なお、同図(c)において、第1の実施例と同様に熱処
理して、MOSFETのゲート酸化膜としてSing膜
25を成長する。これにより、エピタキシャルSi層2
3は維持され、シリコンウェハ21内には欠陥核24を
多く形成することができる。
Note that, in FIG. 2C, a Sing film 25 is grown as a gate oxide film of the MOSFET by heat treatment in the same manner as in the first embodiment. As a result, the epitaxial Si layer 2
3 is maintained, and many defect nuclei 24 can be formed in the silicon wafer 21.

第3図は、本発明の各実施例に係る別の昇温速度を説明
する図である。
FIG. 3 is a diagram illustrating another temperature increase rate according to each embodiment of the present invention.

図において、C5は500 ℃乃至900″Cの低温域
から950℃乃至1300℃の高温域への昇温処理を昇
温速度5℃ノwin以下に規定する部分である。
In the figure, C5 is a part that defines the temperature increase process from a low temperature range of 500°C to 900″C to a high temperature range of 950°C to 1300″C to a temperature increase rate of 5°C or less.

これは、特に半導体装置の素子形成領域となるデイ・ヌ
ープイツトゾーン(D Z)を薄く形成するとき、又は
基板内部の結晶欠陥を多く形成する熱処理として有効と
なる。
This is particularly effective when forming a thin denomination zone (DZ), which is an element formation region of a semiconductor device, or as a heat treatment for forming many crystal defects inside a substrate.

第4図は、本発明の実権例に係る02幅と高温熱処理時
間の関係を説明する図である。
FIG. 4 is a diagram illustrating the relationship between the 02 width and the high temperature heat treatment time according to the practical example of the present invention.

図において、縦軸はデイ・ヌープイツトゾーン幅〔μm
〕であり、横軸は高温熱処理時間[Hour]を示して
いる。なお、同図は、加熱条件として加熱温度を950
℃から50℃置きに1200℃にした場合のDZ幅対処
理時間の関係を示す特性曲線である。
In the figure, the vertical axis is the day-neutral zone width [μm
], and the horizontal axis indicates the high temperature heat treatment time [Hour]. In addition, the figure shows a heating temperature of 950°C as a heating condition.
It is a characteristic curve showing the relationship between the DZ width and the processing time when the temperature is increased from 1200° C. to 1200° C. every 50° C.

る。Ru.

このようにして、第1の実施例によれば半導体Litの
初期段階において、シリコンウェハ11の加熱温度11
00℃、処理時間30分〜10時間程度の熱処理をする
ことにより、該シリコンウェハIfの表面領域の酸素1
2をアウト・デイヒユージョンして、酸素濃度の極めて
少ない無欠陥N(DZ)1.3を形成することができ、
後の製造工程における950℃以上の熱処理を要する工
程、例えばMOS F ETのゲート酸化膜の製造工程
において、その熱処理を加熱温度750℃の低温域から
1000℃の高温域への昇温速度を3℃/winとする
ことにより酸素析出を制御し、DZ13を維持しながら
、該ウェハ内部には欠陥核又は欠陥14を多く成長させ
ること、及びDZ13上にSiO2膜15膜形5するこ
とが可能となる。
In this way, according to the first embodiment, in the initial stage of semiconductor Lit, the heating temperature 11 of the silicon wafer 11 is
By performing heat treatment at 00°C for a processing time of about 30 minutes to 10 hours, oxygen 1 in the surface area of the silicon wafer If is removed.
2 can be out-diffused to form defect-free N(DZ) 1.3 with extremely low oxygen concentration,
In the subsequent manufacturing process that requires heat treatment at 950°C or higher, for example, in the manufacturing process of the gate oxide film of a MOS FET, the heating rate of the heat treatment from a low heating temperature range of 750°C to a high temperature range of 1000°C is 3. C/win, it is possible to control oxygen precipitation and grow many defect nuclei or defects 14 inside the wafer while maintaining the DZ 13, and to form a SiO2 film 15 on the DZ 13. Become.

また第2の実施例によれば、シリコンウェハ21上にエ
ピタキシャル5ii123を設けている。
Further, according to the second embodiment, an epitaxial layer 5ii 123 is provided on the silicon wafer 21.

このため、第1の実施例に比べて初期段階の950“C
以上、10分以上の熱処理工程を省略することができ、
該シリコンウェハ21内の欠陥核24を形成する熱処理
を第1の実施例と同様にすることにより、例えばゲート
酸化膜の製造工程を兼ねて行なうことが可能となる。
Therefore, compared to the first embodiment, the 950"C
As described above, the heat treatment step of 10 minutes or more can be omitted,
By performing the heat treatment for forming defect nuclei 24 in the silicon wafer 21 in the same manner as in the first embodiment, it is possible to perform the heat treatment also as a process for manufacturing a gate oxide film, for example.

さらに、第3の実施例によれば、第1.2の実施例に係
る500℃乃至900℃の低温域から950℃乃至13
00℃の昇温速度を5℃/sin以下としている。
Furthermore, according to the third embodiment, the low temperature range of 500°C to 900°C according to the 1.2 embodiment is changed to 950°C to 13°C.
The temperature increase rate at 00°C is set to 5°C/sin or less.

このため、素子形成領域例えばDZ13やエピタキシャ
ル5ili23の深さ方向の距離を薄くすることができ
るので、以後のレジスト膜の剥離工程におけるコンタミ
ネーションや重金属等がシリコンうエバ11や21に混
入しても、欠陥核あるいは欠陥14や24によってそれ
等を吸収し、よりゲッタリング効果を良くすることが可
能となる。
Therefore, the distance in the depth direction of the element formation region, for example, the DZ 13 or the epitaxial layer 23, can be made thinner, so that no contamination, heavy metals, etc. can get into the silicon evaporators 11 and 21 during the subsequent resist film stripping process. , the defect core or the defects 14 and 24 absorb them, making it possible to further improve the gettering effect.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明によれば、シリコン半導体基
板の酸素濃度に左右されることなく、同一熱処理条件に
より半導体デバイス製造工程における熱処理を兼ねて、
酸素析出の制御をすることが可能となる。
As explained above, according to the present invention, heat treatment can be performed in the semiconductor device manufacturing process under the same heat treatment conditions, regardless of the oxygen concentration of the silicon semiconductor substrate.
It becomes possible to control oxygen precipitation.

このため、熱処理工程の効率を向上させることが可能と
なる。
Therefore, it is possible to improve the efficiency of the heat treatment process.

また、本発明によれば、シリコンウェハのスリップライ
ンの発生を防止すること、反りを発生を無くすこと、及
びよりイントリンシングゲンタリング効果の向上を図る
ことができる。これにより半導体素子の生産歩留りの向
上を図ること、及び高倍軽度の半導体装置を製造するこ
とが可能となる。
Further, according to the present invention, it is possible to prevent the occurrence of slip lines in the silicon wafer, to eliminate the occurrence of warpage, and to further improve the intrinsing gentering effect. This makes it possible to improve the production yield of semiconductor elements and to manufacture semiconductor devices that are highly multi-sized and lightweight.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)〜(c)は、本発明の第1の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第2図(a)〜(C)は、本発明の第2の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第3図は、本発明の各実施例に係る別の昇温速度を説明
する図、 第4図は、本発明の実施例に係る02幅と高温熱処理時
間の関係を説明する図、 第5図(a)〜(c)は、従来例に係る半導体装置の製
造方法を説明する図である。 (符号の説明) 1.11.21・・・シリコンウェハ(シリコン半1(
[牟反)、 2.12.22・・・酸素、 3.13・・・無欠陥領域(デイ・ヌープインドゾーン
、DZ) 23・・・エピタキシャル5ili(エピタキシャルシ
リコン層) 4.14.24・・・欠陥核(結晶欠陥)、15.25
・・・5iO1膜(ゲート酸化膜)、A・・・初期段階
の熱特性図、 B・・・後の製造工程の熱特性図、 C・・・昇温速度工4℃/win以下に設定する部分、
C3・・・昇温速度5℃ノ+min以下に設定する部分
FIGS. 1(a) to (c) are diagrams illustrating a silicon wafer heat treatment method according to a first embodiment of the present invention, and FIGS. FIG. 3 is a diagram illustrating another temperature increase rate according to each embodiment of the present invention. FIG. FIGS. 5(a) to 5(c) are diagrams illustrating the relationship between width and high-temperature heat treatment time, and FIGS. 5(a) to 5(c) are diagrams illustrating a conventional method for manufacturing a semiconductor device. (Explanation of symbols) 1.11.21...Silicon wafer (silicon half 1 (
[Mutan), 2.12.22...Oxygen, 3.13...Defect-free region (De Noop India Zone, DZ) 23...Epitaxial 5ili (epitaxial silicon layer) 4.14.24. ...Defect nucleus (crystal defect), 15.25
...5iO1 film (gate oxide film), A...Thermal characteristics diagram at the initial stage, B...Thermal characteristics diagram of the subsequent manufacturing process, C...Temperature rise rate set to 4℃/win or less The part to do,
C3: Part where the temperature increase rate is set to 5°C + min or less.

Claims (3)

【特許請求の範囲】[Claims] (1)シリコン半導体基板を用いる半導体装置の製造工
程の熱処理方法であって、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900℃の低温域から95
0℃乃至1300℃の高温域への昇温速度を14℃/m
in以下で、前記基板の熱処理をすることを特徴とする
半導体装置の製造方法。
(1) A heat treatment method for a manufacturing process of a semiconductor device using a silicon semiconductor substrate, which comprises:
℃ or more for 10 minutes or more, and in the subsequent manufacturing process that requires heat treatment at 950℃ or more, from a low temperature range of 500℃ to 900℃ to 95℃.
The temperature increase rate from 0℃ to 1300℃ is 14℃/m.
A method for manufacturing a semiconductor device, characterized in that the substrate is heat-treated at a temperature of less than 100 m.
(2)エピタキシャルシリコン層を有するシリコン半導
体基板を用いる半導体装置の製造工程の熱処理方法であ
って、 950℃以上の熱処理を要する工程において、500℃
乃至900℃の低温域から950℃乃至1300℃の高
温域への昇温速度を14℃/min以下で、前記基板の
熱処理をすることを特徴とする半導体装置の製造方法。
(2) A heat treatment method for the manufacturing process of a semiconductor device using a silicon semiconductor substrate having an epitaxial silicon layer, in which the process requires heat treatment at 950°C or higher.
A method for manufacturing a semiconductor device, characterized in that the substrate is heat-treated at a temperature increase rate of 14° C./min or less from a low temperature range of 900° C. to 950° C. to a high temperature range of 950° C. to 1300° C.
(3)500℃乃至900℃の低温域から950℃乃至
1300℃の高温域への昇温速度が5℃/min以下で
あることを特徴とする請求項1、2記載の半導体装置の
製造方法。
(3) The method for manufacturing a semiconductor device according to claim 1 or 2, wherein the rate of temperature increase from a low temperature range of 500°C to 900°C to a high temperature range of 950°C to 1300°C is 5°C/min or less. .
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167636A (en) * 1981-03-11 1982-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPS57167638A (en) * 1981-03-11 1982-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPS5856344A (en) * 1981-09-29 1983-04-04 Fujitsu Ltd Manufacture of semiconductor device
JPS60198735A (en) * 1984-03-22 1985-10-08 Matsushita Electronics Corp Manufacture of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57167636A (en) * 1981-03-11 1982-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPS57167638A (en) * 1981-03-11 1982-10-15 Fujitsu Ltd Manufacture of semiconductor device
JPS5856344A (en) * 1981-09-29 1983-04-04 Fujitsu Ltd Manufacture of semiconductor device
JPS60198735A (en) * 1984-03-22 1985-10-08 Matsushita Electronics Corp Manufacture of semiconductor device

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