JPH01312850A - 充填みぞの形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電気的デバイスにおける充填されたみぞを形
成するための方法に関し、より詳細には、該形成シード
層を使用した半導体または他の基板におけるみぞを埋め
るための改良された方法に関する。

［従来の技術］ 半導体基板にみぞ（トレンチ：　ｔｒｅｎｃｈｅｓ）を
形成し次にそのみぞを各種の材料で充填し集積回路（Ｉ
Ｃ）におけるデバイス間のアイソレーション壁を提供し
、あるいはメモリデバイスのための埋込容量を提供し、
または他の電気的機能を提供し、あるいは他の目的に使
用することが知られている。

シリコンは、最も普通に使用されている半導体基板であ
るが、他の半導体材料もそこに形成されたみぞを持つこ
とができる。このようなみぞは酸化シリコン、窒化シリ
コン、ガラス、ポリマー、またはそれらの組合せのよう
な絶縁体によって充填することができ、あるいは多結晶
半導体（たとえば、ポリシリコン、ポリゲルマニウム、
またはそれらの混合物）のような導体によって全体的に
あるいは部分的に充填され、あるいは、たとえば、誘電
体ライナと多結晶半導体コアのような誘電体と導体との
組合せによって充填することができる。

みぞを形成しかつ充填する典型的な従来技術の方法は、
米国特許第４．４７３，５９８号、再発行（ＲＥ）第３
２，０９０号、第４．６８８．０６３号、第４，７０２
，７９５号、第４．４７６゜６２３号、および第４，６
８９，６５６号に記載されており、これらは参照のため
に本明細書に導入される。

たとえば、米国特許第４，４７３．５９８号には、充填
されたみぞは、半導体基板にみぞをエツチングし、その
みぞに誘電体ライナを提供し、みぞの底部にまたはみぞ
の底部および側面にそしてみぞの外側の誘電体面に核形
成シード層を付加し、シード層のシリコン層を選択的に
成長させてみぞより上まで充填し、平坦化層を付加しか
つ次にその平坦化層および余分のシリコンをほぼ基板面
のレベルまでエッチバックすることにより形成される。

［発明が解決しようとする課題］ このプロセスは充填されたみぞを与えるが、多くの欠点
を有している。それらは、平坦化のためにみぞを余分に
充填するため余分のシリコンを被着しなければならない
こと、みぞにおいて選択的にシリコンを成長させるプロ
セスを正確に制御することの困難性、そして充填された
みぞ上部に盛上り、くぼみ及び欠陥のない実質的に平滑
な上表面を得ることの困難性などがある。

従って、本発明の目的は、基板、特に半導体基板に充填
されたみぞを形成するための改良されたプロセスを提供
することにある。

本発明の他の目的は、多結晶半導体で充填されたみぞを
形成するための改良されたプロセスを提供することにあ
る。

本発明の更に他の目的は、誘電体ライナーを備えたその
ような充填みぞを提供することにある。

本発明の更に他の目的は、充填後の事項化工程を必要と
しない充填されたみぞを形成するための改良されたプロ
セスを提供することにある。

尚、ここで使用されている「ポリ」という用語または接
頭辞、あるいは「ポリ層」および「ポリ　層」という言
葉は一般的に多結晶またはアモルファス材料に言及する
ことを意図しており、半導体材料を含むがそれに限定さ
れない。

［課題を解決するための手段および作用コこれらおよび
他の目的および利点は、基板（たとえば、シリコン）を
用意し、そこにみぞをエツチングし、そのみぞに第１の
非核形成材料（たとえば、酸化シリコン）でライニング
し、該第１の材料を核形成シード層（たとえば、ポリシ
リコン）で覆い、該シード層をトレンチの上方部におけ
る側壁上の第一の材料から除去して該シード層の第２の
部分を少なくともトレンチの底部および任意選択的に該
トレンチの上方部の側壁に残し、かつ該トレンチをシー
ド層上に付加的な材料（たとえば、ポリシリコン）を選
択的に成長させることにより所望のレベルまで満たす各
工程を具備するプロセスにより達成される。前記付加的
な材料がトレンチの頭部に到達した時選択的な成長を終
了させることにより、トレンチ充填材料のエッチバック
またはラップパックが不要となる。基板表面（トレンチ
内ではな（）の残部は非核形成層で覆われかつ核形成シ
ード層がないことが望ましい。

トレンチにおけるシード層の位置は最初に該シード層を
マスク、好ましくはトレンチを充填しかつ基板表面上に
伸びるレジストなどのような平坦化型材料のマスク、で
覆い、次にトレンチの上部におけるシード層の上の基板
上に伸びるマスクの部分をエツチングまたは溶解除去す
ることにより都合よく決定される。これにより、シード
層のより低い部分を覆っているトレンチのより低い部分
におけるマスクの残余部が残される。マスクが除去され
露出されたシード層の部分は次にエツチングされトレン
チの下方部におけるシード層を後に残す。トレンチの側
壁上のシード層の高さはトレンチ内のマスクがどれ程除
去されたかに応じて容易に調整される。

とりわけ、本発明のプロセスは、従来技術と比較して、
シード層マスクのエッチバックにより、もちろんそれは
排除されるものではないが、充填材料それ自体を余分に
充填しかつエッチバックする必要なく改良された充填を
許容する連続的に調整可能なシード層を提供することに
より、充填プロセスの制御が簡単化されているという利
点を有する。

［実施例コ 以下の説明においては、プロセスは誘電体材料として酸
化シリコンおよび／または窒化シリコンを使用し、かつ
核形成およびトレンチ充填材料としてポリシリコンを使
用するシリコン半導体基板の場合につき説明している。

しかしながら、当業者はこれは単に説明の目的のためだ
けであり、これに限定されるものでないこと、そして更
に他の半導体、そして他の誘電体を含む他の基板および
導体も使用できることを理解するであろう。

第１図は、開口１６を有するマスク１４によって覆われ
た表面１２を６する（たとえば、シリコンの）半導体基
板１０の一部を示す。マスク１４は、基板１０の表面１
２を開口１６を除きエツチングから保護するための任意
の都合のよい材料（たとえば、レジストまたは酸化物ま
たは窒化物またはそれらの組合せ）のものである。ポジ
ティブ特性のレジストが好都合である。底部２０および
側壁２２を有するトレンチ１８は基板１０に表面１２か
らエツチングされている。トレンチ１８は深さ１９およ
び幅２１を有する。トレンチ１８はほぼ垂直な側壁を有
するように示されているが、これは！１１に説明の便宜
のためであり、本質的なものではない。実際には、トレ
ンチ１８は異方的に（ａｎｌｓｏｔｒｏｐｌｃａｌ　Ｉ
ｙ）エツチングされそれにより幅２１が良好な′ＮＪ法
制開制御持できるように開口１６と同じかまたはより狭
いことが望まれる。一般に、トレンチ１８は表面１２の
頭部において底部２０より広いことが望ましい。従って
、大部分の場合、トレンチ１８は表面１２から底２０に
向かって数度だけ内側に傾斜するであろうが、しかしこ
れは本質的なものではない。

トレンチ１８は好適には約１５〜２５マイクロメータの
範囲の深さ１９を有し、典型的にはこれは約２０マイク
ロメータであり、かつ約３〜６マイクロメータの範囲の
幅２１を有し、これは典型的には約４マイクロメータで
ある。しかしながら、より大きいあるいはより小さい値
も使用できる。

マスク１４は除去しあるいはそのまま残しておくことも
できる。マスク１４をその場所に残しておくためには、
それはたとえば酸化物、窒化物、ガラスあるいはそれら
の組合せのような耐熱性材料で作られるべきである。

トｌノンチ１８はライナー２４（第２図２照）でコわれ
る。ライナー２４は後に加えられるべきトレンチ充填材
料に関する限り実質的に非核形成的であることが重要で
ある。シリコン酸化物および窒化物が充填材料とともに
使用される被着条件に従ってポリシリコンおよびト１／
ンチ１８を充填するに適した他の材料に対して核形成的
あるいは非核形成的な材料の例である。非核形成的行動
を達成するための被着条件は技術上よく知られている。

たとえば、エフラス（Ｅｐｈｒａｔｈ）の米国特許第４
゜４７３．５９８号は、その開示は参照のため本明細書
に導入されるが、隣接のシリコン酸化物表面に実質的な
核形成なしにシリコンまたはポリシリコンの核形成表面
上に選択的にシリコンを被着する手順を述べている。筒
中化のため、層１４は以下の記述および第２図から第７
図においては省略されているが、当業者は層１４は表面
１２上の場所に残しておくことができ、その場合それは
表面１２上の誘電体層２４の一部として作用することを
理解するであろう（第２図参照）。

層２４は厚さ２５をｒイ（２かつ好適には基板］０の熱
酸化によって形成される。層２４は表面１２上のみでな
くトレンチ１８の面２０，２２上もコうことか望ましい
。厚さ２５は好適には約０．１〜１．０マイクロメータ
であり、典型的には約０゜４〜１．０マイクロメータで
あり、そして約０゜５マイクロメータが都合がよい。

トレンチ１８の層２４は次に厚さ２７の核形成シード層
２６で覆われる（第３図参照）。ポリシリコンあるいは
他の多結晶半導体が適切であるが、他の材料も使用でき
る。たとえば、クロムおよび他の高融点金属あるいは金
属間化合物が多くの材料に対して核形成剤として作用す
ることが知られている。シリコンはそれがほとんどの半
導体プロセスラインで容易に入手可能でありかつ注意深
く制御された特性を持つよう準備できるという点で核形
成あるいはシード材料として有利性を持っている。それ
はまた窒化シリコン、酸化シリコン、それらの混合物、
ガラスおよび他の材料とよく接着する。一般に、層２６
は多結晶あるいはアモルファスである。約０．０５〜０
．１５マイクロメータの範囲の厚さ２７が適当であり、
約０．１マイクロメータが都合がよい。

シリコン酸化物および／または窒化物上にシリコンを被
管する方法は技術上よく知られている。

ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤおよびスパッタリング
がそれらの例である。シリコンを核形成シード層に使用
する付加的な利点は、−旦いくらかのシリコンが層２４
上に存在すると、その後のシリコン被着プロセスの間、
技術上よく知られた方法によって被着条件を調整するこ
とにより、付加的なシリコンが存在するシリコンシード
領域の上に被着されかつシリコン酸化物または窒化物層
２４のシリコンのない領域上には被着しないようにする
ことができるということである。これは、異なる材料の
ために付加的な反応器を提供する必要がないため製造上
非常に都合がよい。

核形成シード層２６の形成に続き、構造体はマスク２８
によって覆われる（第３図参照）。マスク２８は少なく
とも部分的にトレンチ１８を充填する。マスク２８はト
レンチ１８の底部２０上の層２６の底部分２６Ｃ上で他
の場所より厚いことが重要である。マスク２８は表面１
２上に延在してもよいが、しかしこれは本質的なもので
はない。

マスク２８は、半導体ウェハー上に固体を形成しかつ差
動的にエツチング可能な、すなわち、下層の材料をほと
んど侵蝕することなく溶解除去できる任意の適切な平坦
化材料（ｐｌａｎａｒｌｚｉｎｇｌｉａｔｅｒｉａｌ）
とすることができる。適切な平坦化材料および付加方法
は技術上よく知られている。それらの例はレジストおよ
びポリイミドのような６機重合体、あるいはスピンオン
ガラスのような高融点材料である。フォトレジストは特
に好都合であることが解った。ポジティブまたはネガテ
ィブ特性のレジストのいずれでも使用できる。

ネガティブ特性のレジストが非常に狭いトレンチについ
ては都合がよいが、その理由はそれらが狭いトレンチの
より良好な充填および表面の平滑性を与えることが解っ
ているからである。ネガティブ特性のレジストは一様に
露出されトレンチ１８の部分を含む厚み全体を重合し、
あるいは露出せずに残し、技術上よく知られているたと
えばプラズマエッチのようなＨ＝　ｔｑ化エツチング法
などを使用して次にエツチングされ、表面１２上の層２
８の部分およびトレンチ１８の−Ｌ部の部分を除去する
。ポリイミドが付加されか−〕技術上よく知られた方法
を使用して同様の方法でエツチングされる。なんらの７
ライメントエ程も必要とされない。

あるいは、ネガティブ特性のレジストが基板表面および
トレンチに付加されかつ次にトレンチ１８に対するもの
と同じマスクを使用して露出され、そして整列される。

これはトレンチの底部の１／シストを重合する。露出さ
れたレジストは伝統的なネガティブ特性レジストの現像
薬を使用して現像され、ｍ６されていないその他のレジ
ストを除去する。この−Ｌ順はトレンチ（こ桟されたレ
ジスト１こ対して良好な制御を与えるが付加的なアライ
メン１、程を必要とする。

ポジティブ特性のレジストにり・目７では、プランケリ
ト露出を与えることができるが、必ずしも必要なもので
はない。たとえば酸素プラズマのような・Ｖ担化エツチ
ングが、−様に露出されたネガティブ特性のレジストあ
るいはキュアされたポリイミドに対すると同様の方法で
使用され、表面１２上の部分およびトレンチ１８の、Ｌ
部を除去する。

なんらのアライメントも必要でない。

ポジティブ特性のレジストに対してはマスクレス差動露
出技術も使用することができる。この実施例によればポ
ジティブ特性レジスト（これは露出されていない状態で
不溶解性であるが）はマスクなしに表面１２上の層２８
の厚さに対応する層２８の上表面部分を溶解性にするに
はちょうど充分であるが、トレンチ１８内の所望の高さ
を何する層２８のより深い部分を不溶解性にするには不
十分なドーズ量までブランケット露出される。ポジティ
ブ特性のレジストが現像されたとき、表面１２上のかつ
トレンチ１８の上部におけるレジストの上部が除去され
、一方しシスト層２８０丁部はみぞ１８内に残る。この
場合、なんらの平坦化エツチングあるいはアライメント
は必要としない。

どのよりな材料がマスク２８としで使用されても、表面
１２−［−のかつ］・レンチ１８の−Ｌ部におけるこれ
らの部分はトレンチ１８のより低い部分における表面３
２（第４図参照）を白゛する部分３０を残ｌ、て除去さ
れる。トレンチ】８のＬ部におけるか一つ基板１０の表
面１２土の誘電体２４上の層２６の部分２６Ｕは覆われ
ておらず、一方トレンチ１８のより低い部分におけるマ
スク部分３００人面３２の下部の■２６の部分２６Ｃは
覆われたままになって事、゛る。

層２６の部分２６　Ｕが次に除去され、それにより層２
４の対応する部分２４Ｕを露出し、一方層２４の部分２
４（上の層２６０部分２６Ｃを残す（第５図３照）。湿
式Ｌノチ〉グが部分２６Ｕを除−札するために適した技
術の例であるが、他の技術ちまた使用できる。エツチン
グは層２６の材料を１傅２４の材寧、４よりも岱、速に
９蝕するよう選択的であるべきである。シリコンまたは
クロムまたは他の適切な核１１ニ成材で４を除去するた
めのエツチング試薬（！技術士よく知られている。

層２６のための適切ｌよ核形成材料を選択するための法
則は、それが、エツチングマスクを破壊しないエツチン
グ手順を使用してトｌ／ンチ１８の上部にはそのまま残
されながらトレンチ１８の−Ｌ部からは除去可能でなけ
ればならないということである。従って、上部トレンチ
部分でエツチングが実行されている間−上部のトレンチ
部分を保護するためにマスク２８が使用される場合は、
上記の７スキングおよびエツチング操作を実行できるよ
う提案された核形成材料と適合可能であるマスク材料と
エツチングまたは現像プロセスの組合せが利用できなけ
ればならない。当業賃は」二足の法則および実例に基づ
きこの目的のだめの材料をどのように選択するかを理解
するであろう。

マスク２８の残余の部分３０は次に除去されかつみぞ１
８が充填物３４の表面３６がほぼ基板１０の表面１２の
レベルになるまでンード部分２６Ｃ上の深さ３３をイＪ
“する付加的な充填材料３４を成長させることにより充
填される（第６図３照）多結晶半導体、特にポリノリコ
ンが充填物３４の材料として適切である。しかＩ２なが
ら、層２６Ｃ上にはｔ亥形成するが層２４の露出された
部分２４Ｕ上には核形成しない他の材料も使用できる。

基板に対する充填されたみぞの熱膨脹の差を最少化する
ことが望まれる場合には、もし可能であれば、充填物３
４として基板１０と同じ材料が使用される。

先に述べたように、シリコンを被着してそれが／ｆ在す
るシリコン領域上に核を１１３成するが隣接の酸化シリ
コンまたは窒化シリコンまたはガラス領域上には核を形
成しないようにすることは技術上よく知られている。Ｃ
ＶＤまたはＬＰＣＶＤが好ましい技術である。シードさ
れた核形成表面上のシリコンの選択的な波層はたとえば
ここに参照のため導入される米国特許第４．４−７３．
５９８号に記述されている。　層２６の厚さおよびマス
ク部分３０の高さ３１を調整しくかつそれにより残りの
シード層２６Ｃの高さ２つを調整することにより）、ト
レンチ］８における充填材料３４の成長の形状を制御す
ることかできる。高さ２９はトレンチ１８の側壁２２よ
りあまりに遠く伸び過ぎないことが重要である。という
のは、これは表面３６において充填物３４の上および／
または周りに望ましくない加工物を生ずる傾向があるか
らである。したがって、充填材料３４を被着する前に高
さ２９を選択する簡単な手段を持つことにより、平滑に
充填された、ボイドのない、トレンチが本発明の方法に
より得られる。

高さ２９をトレンチの深さ１９の約θ〜７０８゜の範囲
にすることにより満足すべき結果が得られ、約２〜１０
９６が都合がよくかつ約５％が好ましいことが解ってい
る。０９ｔｈはトレンチの側壁２２上の誘電体層２４の
上の層２６の有意的な延長なしにトレンチ１８の底にの
み層２６を有することに対応する。その深さに関してト
レンチが狭くなればなるほど、包！用すべきバーセンデ
ージは低くなる。

第６図の工程に続き、構造体は技術上よく知られた伝統
的な技術を使用してデバイスを製造するために直接的に
使用できる。しかしながら、も【７必要であれば、層２
４の部９２４Ｕは第７図に示されるように最初にエッチ
除去されるが、これは本質的なものではない。

当業者に明らかなように、電子的基板における充填され
／ｓトレンチを形成するための改良された方法が説明さ
れた。そのような充填されたトレンチはＩＣにおけるア
イソレーション壁として、または高密度半導体メモリ回
路におけるトレンチ８瓜としであるいは他の目的に使用
するのに適している。

シリコンがそのようなみぞが形成される材料の例として
かつ望ましいトレンチ充填材料とし、て記述されたが、
他の基板材料および他のトレンチ充填材料もまた使用で
きる。制限されない例としては、ゲルマニウム、ｍ−ｖ
、ロー■、Ｓｉｃなどである。更に、トレンチは層２６
の材料上に核を形成するが同時に層２４の材料上には核
を形成しない特性をＨする他の材料で充填することもで
きる。当業者はここに与えられた記述に基づきどのよう
にしてそのような材料を選択するかを理解するであろう
。

充填されたろぞが役立つことを意図する機能に応じて更
に別の工程がプロセスに付加できる。たとえば（第２図
参照）、チャネルストップ注入２３を与えることができ
る。これはトレンチ１８の形成の前または後の双方を含
む任意の時間に成すことができるが、トレンチ１８が材
料３４によって再充填される前に行うのが最も都合がよ
い。

ここに与えられた説明に基づき当業者にとって明らかな
多くの変型を本発明に使用されている材料及び特定の工
程に成すことができ、そのようなすべての変型も添付の
請求の範囲に含まれることを意図するものである。

【図面の簡単な説明】

第１図から第７図までは、本発明に従いみそが形成され
かつ充填されるプロセスの異なる工程における半導体基
板の状態を示すｊｌｉ純化された概略断面図である。 １０；半導体基板、　１２；表面、 １４；マスク、　　１６：開口、 １８；トレンチ、　２０；底部、 ２２；側壁、　２４；ライナ、 ２６；核形成シード層、　２８；マスク、３０；残留部
分、　３２；表面、 ３４；充填材、３６；表面。 出　願　人　モトローラ・インコーホレーテッド代　理
　人　弁理士　　池　　内　　義　　明第１Ｉ司の続き （Ｔ■発　明　階１・−マス・イー・ウラ　　アメ１ド
　　　　　　　　　　　　　スト

Claims (1)

1. 【特許請求の範囲】 １、主表面を有する基板を提供する段階、 基板表面から基板内に所定の深さだけ伸び ている側壁を有するみぞをエッチングする段階、少なく
   とも前記側壁を誘電体でおおう段階、前記誘電体を第１
   の厚さを有しかつ基板表 面上に伸びるポリ層でおおう段階、 基板表面上から少なくとも部分的にポリ層 を除去しかつ前記みぞの側壁の上方部分の誘電体からポ
   リ層を完全に除去し、前記みぞの側壁の下方部分の誘電
   体上にポリ層の残余部分を残す段階、および 前記ポリ層の残余部分上にさらにポリを被 着して前記みぞを満たす段階、 を具備することを特徴とするポリ充填みぞ の形成方法。 ２、前記みぞの側壁の下方部分の誘電体上のポリ層の残
   余部分は前記側壁に沿って前記第１の厚さより大きくか
   つ前記みぞの深さの約７０％より小さい高さを有する請
   求項１に記載の方法。 ３、主表面を有する基板を提供する段階、 前記主表面から基板内に所定の深さだけ伸 びている側壁および底部を有するみぞをエッチングする
   段階、 第１の厚さを有するシート層を側壁に付加 する段階、 実質的にみぞを満たしかつ基板表面上に伸 びるマスク層を被着する段階、 基板表面上およびみぞの上方部分における マスク層の第１の部分を除去し、みぞの下方部分におけ
   るシート層をおおうマスク層の第２の部分を第１の厚さ
   より大きい高さまで残す段階、みぞの上方部分における
   側壁からシート層 を完全に除去し、みぞの下方部分における側壁上のシー
   ト層の残余部分を残す段階であって、該シード層の残余
   部分は第１の厚さより大きくかつみぞの深さの約７０％
   より小さい前記側壁に沿って計測した高さを有するもの
   、および 前記シート層の残余部分に核形成する付加 的な材料を被着することによりみぞを充填する段階、 を具備することを特徴とするシート層から みぞを充填する方法。