JPH02209747A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02209747A JPH02209747A JP1030546A JP3054689A JPH02209747A JP H02209747 A JPH02209747 A JP H02209747A JP 1030546 A JP1030546 A JP 1030546A JP 3054689 A JP3054689 A JP 3054689A JP H02209747 A JPH02209747 A JP H02209747A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に溝を用い
た素子分離を行なう半導体装置の製造方法に関するもの
である。
た素子分離を行なう半導体装置の製造方法に関するもの
である。
従来の技術
近年、溝の中に絶縁物等を埋め込む素子分離法が研究開
発されている。しかし、溝のアスペクト比（溝の深さ／
溝の幅）が１／２より大きくなると、溝の中に絶縁物を
埋め込むとスリットが発生して絶縁物を溝の中に平坦に
埋め込むことができなかった。そこでスリットをなくす
ため以下の方法が用いられてきた。第５図は、スリット
をなくすために用いた従来の溝の中に絶縁物を埋め込む
素子分離の工程図である。半導体基板１上に約５０ｎｍ
の酸化膜２および約１５０ｎｍの半導体膜３を形成する
。
発されている。しかし、溝のアスペクト比（溝の深さ／
溝の幅）が１／２より大きくなると、溝の中に絶縁物を
埋め込むとスリットが発生して絶縁物を溝の中に平坦に
埋め込むことができなかった。そこでスリットをなくす
ため以下の方法が用いられてきた。第５図は、スリット
をなくすために用いた従来の溝の中に絶縁物を埋め込む
素子分離の工程図である。半導体基板１上に約５０ｎｍ
の酸化膜２および約１５０ｎｍの半導体膜３を形成する
。
次に半導体基板１の素子分離領域に溝４（アスペクト比
が１／２以上）を形成する（第５図（ａ）参照）。
が１／２以上）を形成する（第５図（ａ）参照）。
次に、第１の絶縁膜５を溝４の深さ程度の膜厚器だけＣ
ＶＤ法を用いて堆積する。この時、第１の絶縁膜５の弱
い部分７と空洞８が形成される。
ＶＤ法を用いて堆積する。この時、第１の絶縁膜５の弱
い部分７と空洞８が形成される。
次に半導体基板１の表面を平坦にするため、第１の平坦
化材料６を塗布する。 （第５図（ｂ）参照）。
化材料６を塗布する。 （第５図（ｂ）参照）。
第１の絶縁膜５と第１の平坦化材料６を等しいエツチン
グ速度で、酸化膜２と半導体膜３の合計膜厚より深く、
かつ最小溝幅ａの１／２を越えない程度に半導体基板１
表面からＩ１だけ掘り下げる必要がある。即ち、第５図
（Ｃ）に示すように約２００ｎｍ＜χ、＜ａ／２である
必要がある。すると、くぼみ９が形成される。そのくぼ
み９を除去するため、第２の絶縁膜１０をＩ１の膜厚器
ＣＶＤ法を用いて堆積する。
グ速度で、酸化膜２と半導体膜３の合計膜厚より深く、
かつ最小溝幅ａの１／２を越えない程度に半導体基板１
表面からＩ１だけ掘り下げる必要がある。即ち、第５図
（Ｃ）に示すように約２００ｎｍ＜χ、＜ａ／２である
必要がある。すると、くぼみ９が形成される。そのくぼ
み９を除去するため、第２の絶縁膜１０をＩ１の膜厚器
ＣＶＤ法を用いて堆積する。
次に半導体基板１の表面を平坦にするため、第２の平坦
化材料１１を塗布する（第５図（ｄ）参照）。第２の絶
縁膜ｌＯと第２の平坦化材料１１を等しいエツチング速
度で酸化膜２と同じ高さになるまで掘り下げる（第５図
（ｅ）参照）。半導体膜３および酸化膜２を除去すると
、半導体基板１と同じ高さに第１の絶縁膜５と第２の絶
縁膜１０で溝４を平坦に埋め込む形になる（第５図（ｆ
）参照）。以下、第１の絶縁膜５の掘り下げ量χ１がχ
Ｈ＞ ａ／２およびχ蔦く（酸化膜２と半導体膜３の合
計膜厚）の場合について説明する。まず第６図を用いて
χＨ＞ ａ／２について説明する。第１の絶縁膜５と第
１の平坦化材料７を等しいエツチング速度で半導体基板
１表面から（酸化膜２と半導体膜３の合計膜厚）くＩ１
くａ／２だけ掘り下げるところ、χ、 ＞ ａ／２だけ
掘り下げた場合を第６図（Ｃ）に示す。
化材料１１を塗布する（第５図（ｄ）参照）。第２の絶
縁膜ｌＯと第２の平坦化材料１１を等しいエツチング速
度で酸化膜２と同じ高さになるまで掘り下げる（第５図
（ｅ）参照）。半導体膜３および酸化膜２を除去すると
、半導体基板１と同じ高さに第１の絶縁膜５と第２の絶
縁膜１０で溝４を平坦に埋め込む形になる（第５図（ｆ
）参照）。以下、第１の絶縁膜５の掘り下げ量χ１がχ
Ｈ＞ ａ／２およびχ蔦く（酸化膜２と半導体膜３の合
計膜厚）の場合について説明する。まず第６図を用いて
χＨ＞ ａ／２について説明する。第１の絶縁膜５と第
１の平坦化材料７を等しいエツチング速度で半導体基板
１表面から（酸化膜２と半導体膜３の合計膜厚）くＩ１
くａ／２だけ掘り下げるところ、χ、 ＞ ａ／２だけ
掘り下げた場合を第６図（Ｃ）に示す。
この時、くぼみ９が形成される。このくぼみ９を除去す
るため第２の絶縁膜ＩＯをＩ２の膜厚器だけＣＶＤ法を
用いて堆積する。この時、Ｉ２ ＞ ａ／２のため第２
の絶縁膜ｌＯの弱い部分■２と空洞Ｉ３が形成される。
るため第２の絶縁膜ＩＯをＩ２の膜厚器だけＣＶＤ法を
用いて堆積する。この時、Ｉ２ ＞ ａ／２のため第２
の絶縁膜ｌＯの弱い部分■２と空洞Ｉ３が形成される。
次に半導体基板１の表面を平坦にするため、第２の平坦
化材料１１を塗布する（第６図（ｄ）参照）。第２の絶
縁膜ｌＯと第２の平坦化材料１１を等しいエツチング速
度で酸化膜２と同じ高さになるまで掘り下げる。この時
、空洞１３によりくぼみ１４が形成される（第６図（ｅ
）参照）。半導体膜３および酸化膜２を除去すると第１
の絶縁Ｍ５および第２の絶縁膜１０で溝４を埋め込むこ
とができるが、くぼみＩ４のため平坦にはできない（第
６図（ｆ）参照）。次に第７図を用いてＩ１〈（酸化膜
２と半導体膜３の合計膜厚）について説明する。第１の
絶縁膜５と第１の平坦化材料７を等しいエツチング速度
で半導体基板１表面から（酸化膜２と半導体膜３の合計
膜厚）〈χ、 ＜ ａ／２だけ掘り下げるところ、χ３
く（酸化膜２と半導体膜３の合計膜厚）だけ掘り下げた
場合を第７図（Ｃ）に示す。この蒔溝４内に第１の絶縁
膜５の弱い部分７と空洞８がそのまま残る。次に、第２
の絶縁膜１０をχ３の膜厚分だけＣＶＤ法を用いて堆積
する。半導体基板１の表面を平坦にするため、第２の平
坦化材料１１を塗布する（第７図（ｄ）参照）。第２の
絶縁膜ＩＯと第２の平坦化材料Ｉｆを等しいエツチング
速度で酸化膜２と同じ高さになるまで掘り下げる。この
時、くぼみ１５が形成される（第７図（ｅ）参照）。半
導体膜３および酸化膜２を除去すると第１の絶縁膜５及
び第２の絶縁膜１０で溝４を埋め込むことができるが、
くぼみＩ５が存在するために平坦にはできない（第７図
（ｆ）参照）。
化材料１１を塗布する（第６図（ｄ）参照）。第２の絶
縁膜ｌＯと第２の平坦化材料１１を等しいエツチング速
度で酸化膜２と同じ高さになるまで掘り下げる。この時
、空洞１３によりくぼみ１４が形成される（第６図（ｅ
）参照）。半導体膜３および酸化膜２を除去すると第１
の絶縁Ｍ５および第２の絶縁膜１０で溝４を埋め込むこ
とができるが、くぼみＩ４のため平坦にはできない（第
６図（ｆ）参照）。次に第７図を用いてＩ１〈（酸化膜
２と半導体膜３の合計膜厚）について説明する。第１の
絶縁膜５と第１の平坦化材料７を等しいエツチング速度
で半導体基板１表面から（酸化膜２と半導体膜３の合計
膜厚）〈χ、 ＜ ａ／２だけ掘り下げるところ、χ３
く（酸化膜２と半導体膜３の合計膜厚）だけ掘り下げた
場合を第７図（Ｃ）に示す。この蒔溝４内に第１の絶縁
膜５の弱い部分７と空洞８がそのまま残る。次に、第２
の絶縁膜１０をχ３の膜厚分だけＣＶＤ法を用いて堆積
する。半導体基板１の表面を平坦にするため、第２の平
坦化材料１１を塗布する（第７図（ｄ）参照）。第２の
絶縁膜ＩＯと第２の平坦化材料Ｉｆを等しいエツチング
速度で酸化膜２と同じ高さになるまで掘り下げる。この
時、くぼみ１５が形成される（第７図（ｅ）参照）。半
導体膜３および酸化膜２を除去すると第１の絶縁膜５及
び第２の絶縁膜１０で溝４を埋め込むことができるが、
くぼみＩ５が存在するために平坦にはできない（第７図
（ｆ）参照）。
発明が解決しようとする課題
しかし、かかる構成によれば、半導体基板と同じ高さに
第１の絶縁膜と第２の絶縁膜を溝に平坦に埋め込むこと
が困難であるという問題があった。
第１の絶縁膜と第２の絶縁膜を溝に平坦に埋め込むこと
が困難であるという問題があった。
上述の問題は以下の理由で生じる。 （１）半導体基板
上に堆積する第１、第２の絶縁膜の合計膜項が多いため
、堆積時の膜厚ばらつきが大きくエツチングのばらつき
も大きくなる。 （２）第１の絶縁膜と第１の平坦化材
料のエツチング終点は、 （酸化Ｍ２と半導体膜３の合
計膜厚）〈χｒ ＜ ａ／２である必要があるため、そ
のエツチング制御が難しい。素子の集積度が上がると最
小溝幅ａはより小さくなるため、このエツチング制御は
さらに難しくなる。本発明は、上述の問題点に鑑みて試
されたもので、絶縁膜等を溝に半導体基板と同じ高さに
、且つ平坦に埋め込むことができる半導体装置の製造方
法・を提供することを目的とする。
上に堆積する第１、第２の絶縁膜の合計膜項が多いため
、堆積時の膜厚ばらつきが大きくエツチングのばらつき
も大きくなる。 （２）第１の絶縁膜と第１の平坦化材
料のエツチング終点は、 （酸化Ｍ２と半導体膜３の合
計膜厚）〈χｒ ＜ ａ／２である必要があるため、そ
のエツチング制御が難しい。素子の集積度が上がると最
小溝幅ａはより小さくなるため、このエツチング制御は
さらに難しくなる。本発明は、上述の問題点に鑑みて試
されたもので、絶縁膜等を溝に半導体基板と同じ高さに
、且つ平坦に埋め込むことができる半導体装置の製造方
法・を提供することを目的とする。
課題を解決するための手段
本発明は、半導体基板の素子分離領域に溝を形成する工
程と、前記溝内部で第１の埋め込み材料が互いに会合し
ない程度に前記第１の埋め込み材料を堆積する工程と、
前記第１の埋め込み材料をエツチングすることにより、
前記第１の埋め込み材料を前記溝側面に残す工程と、第
２の埋め込み材料を堆積した後、平坦化材料を前記半導
体基板全面に塗布する工程と、前記第２の埋め込み材料
と前記平坦化材料をエツチングする工程を備えたもので
ある。
程と、前記溝内部で第１の埋め込み材料が互いに会合し
ない程度に前記第１の埋め込み材料を堆積する工程と、
前記第１の埋め込み材料をエツチングすることにより、
前記第１の埋め込み材料を前記溝側面に残す工程と、第
２の埋め込み材料を堆積した後、平坦化材料を前記半導
体基板全面に塗布する工程と、前記第２の埋め込み材料
と前記平坦化材料をエツチングする工程を備えたもので
ある。
作用
本発明は上述の構成によって、第１の埋め込み膜の膜厚
が薄くなるため第１の埋め込み材料の掘り下げが容易と
なる。また、溝のアスペクト比は大きくなるが溝の内部
に空洞を生じさせるためスリットが発生せず、第１、第
２の埋め込み材料を溝に半導体基板と同じ島さであり、
平坦に埋め込むことができる。また絶縁膜および第１の
埋め込み材料をエツチングする工程において、基板表面
および基板上に形成された膜が直接露出しないので、プ
ラズマによるダメージや汚染、膜減り、熱処理によるダ
メージが低減できる。
が薄くなるため第１の埋め込み材料の掘り下げが容易と
なる。また、溝のアスペクト比は大きくなるが溝の内部
に空洞を生じさせるためスリットが発生せず、第１、第
２の埋め込み材料を溝に半導体基板と同じ島さであり、
平坦に埋め込むことができる。また絶縁膜および第１の
埋め込み材料をエツチングする工程において、基板表面
および基板上に形成された膜が直接露出しないので、プ
ラズマによるダメージや汚染、膜減り、熱処理によるダ
メージが低減できる。
実施例
（実施例１）
第１図は本発明の第１の実施例における溝を用いた素子
分離の工程を示す断面図である。以下、第１図を用いて
第１の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約１５０ｎｍのボＵＳ１半導体
膜３を表面保護膜として形成する。
分離の工程を示す断面図である。以下、第１図を用いて
第１の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約１５０ｎｍのボＵＳ１半導体
膜３を表面保護膜として形成する。
次に絶縁膜２４としてＣＶＤ法により約８００ｎｍのリ
ンガラス膜を形成し、それをマスクにして素子分離領域
に溝の深さが１１０００ｎと一定であり、最小溝幅がＢ
ＯＯｎｍの溝４を形成する（第１図（ａ）参照）。
ンガラス膜を形成し、それをマスクにして素子分離領域
に溝の深さが１１０００ｎと一定であり、最小溝幅がＢ
ＯＯｎｍの溝４を形成する（第１図（ａ）参照）。
次に、厚さ２５０ｎｍの第１の埋め込み材料２０として
ＣＶＤ酸化膜を堆積する（第１図（ｂ）参照）。
ＣＶＤ酸化膜を堆積する（第１図（ｂ）参照）。
更に、リンガラス、［２４とＣＶＤ酸化Ｊｌｉ２０を半
導体基板１の側面が露出しないようにエツチングしく第
１図（Ｃ）参照）、その後、第２の埋め込み材料２１と
して、第１の埋め込み材料と同じＣＶＤ酸化膜を１１０
００ｎ堆積する。この時空洞２２が第１、第２の埋め込
み材料２０．２１ににより形成される。その後平坦化材
料６としてレジスト膜を半導体基板１表面が平坦になる
ように塗布する（第１図（ａ）参照）。
導体基板１の側面が露出しないようにエツチングしく第
１図（Ｃ）参照）、その後、第２の埋め込み材料２１と
して、第１の埋め込み材料と同じＣＶＤ酸化膜を１１０
００ｎ堆積する。この時空洞２２が第１、第２の埋め込
み材料２０．２１ににより形成される。その後平坦化材
料６としてレジスト膜を半導体基板１表面が平坦になる
ように塗布する（第１図（ａ）参照）。
第２の埋め込み材料２１と平坦化材料６を等しいエツチ
ング速度で半導体基板１表面と同じ高さになるように、
即ち約１２００ｎｍのエツチング７を行なう。
ング速度で半導体基板１表面と同じ高さになるように、
即ち約１２００ｎｍのエツチング７を行なう。
最後に表面保護膜であるボ＋ＪＳＩ半導体膜３と熱酸化
膜２を除去すると、溝４の中に空洞２２を有し、第１の
埋め込み材料のＣＶＤ酸化膜２０と第２の埋め込み材料
２１で溝４を平坦に埋め込む形になる（第１図（ｅ）参
照）。本実施例を用いれば、溝４のアスペクト比は大き
くなるが、溝の内部に空洞を生じさせるためスリットが
発生せず、第１、第２の埋め込み材料を溝に平坦に埋め
込むことができる。
膜２を除去すると、溝４の中に空洞２２を有し、第１の
埋め込み材料のＣＶＤ酸化膜２０と第２の埋め込み材料
２１で溝４を平坦に埋め込む形になる（第１図（ｅ）参
照）。本実施例を用いれば、溝４のアスペクト比は大き
くなるが、溝の内部に空洞を生じさせるためスリットが
発生せず、第１、第２の埋め込み材料を溝に平坦に埋め
込むことができる。
後の配線工程により形成された配線の断線やショートに
よる不良率が減少した。また、本実施例においてリンガ
ラス膜２４と第１の埋め込み材料をエツチングする時、
半導体基板１の溝４側面を露出させないため、前記エツ
チングおよび熱処理による汚染およびダメージ、表面保
護膜の熱酸化膜２の膜減りを防ぐことができる。
よる不良率が減少した。また、本実施例においてリンガ
ラス膜２４と第１の埋め込み材料をエツチングする時、
半導体基板１の溝４側面を露出させないため、前記エツ
チングおよび熱処理による汚染およびダメージ、表面保
護膜の熱酸化膜２の膜減りを防ぐことができる。
（実施例２）
第２図は本発明の第２の実施例における溝を用いた素子
分離の工程を示す断面図である。以下、第２図を用いて
第２の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約＋５（ｌｎｍのポＩＪｓＩ半
導体膜３を表面保護膜として形成する。
分離の工程を示す断面図である。以下、第２図を用いて
第２の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約＋５（ｌｎｍのポＩＪｓＩ半
導体膜３を表面保護膜として形成する。
次に絶縁膜２４としてＣＶＤ法により約８００ｎｍのリ
ンガラス膜を形成し、それをマスクにして素子分離領域
に溝の深さが１１０００ｎと一定であり、最小溝幅が６
００ｎｍの溝４を形成する（第１図（ａ）参照）。
ンガラス膜を形成し、それをマスクにして素子分離領域
に溝の深さが１１０００ｎと一定であり、最小溝幅が６
００ｎｍの溝４を形成する（第１図（ａ）参照）。
次に、厚さ２５Ｏｒ＋ｍの第１の埋め込み材料２０とし
てＣＶＤ酸化膜を堆積しく第１図（ｂ）参照）。流動性
物質２３として例えばレジスト膜をＧＯＯｎｍだけ溝４
内に残るように塗付する。 （第２図（ｅ）参照）。さ
らにリンガラス膜２４とＣＶＤ酸化膜２０を、シリコン
基板１の側面および底面が露出しないようにエツチング
する（第２図（ｄ）参照）。その後、第２の埋め込み材
料２１として、第１の埋め込み材料と同じＣＶＤ酸化膜
をＩＱＯＯｍｍ堆積する。この時空洞１１が第１、第２
の埋め込み材料２０．２１により形成される。
てＣＶＤ酸化膜を堆積しく第１図（ｂ）参照）。流動性
物質２３として例えばレジスト膜をＧＯＯｎｍだけ溝４
内に残るように塗付する。 （第２図（ｅ）参照）。さ
らにリンガラス膜２４とＣＶＤ酸化膜２０を、シリコン
基板１の側面および底面が露出しないようにエツチング
する（第２図（ｄ）参照）。その後、第２の埋め込み材
料２１として、第１の埋め込み材料と同じＣＶＤ酸化膜
をＩＱＯＯｍｍ堆積する。この時空洞１１が第１、第２
の埋め込み材料２０．２１により形成される。
その後、平坦化材料６七してレジスト膜を半導体基板１
表面が平坦になるように塗布する（第２図（ｅ）参照）
。第２の埋め込み材料２０と平坦化材料６を等しいエツ
チング速度で半導体基板１表面と同じ高さになるように
、即ち約２００ｎｍのエツチングを行なう。最後に表面
保護膜であるボＵＳ１半導体膜３と熱酸化膜２を除去す
ると、溝４の中に空洞２２を存し、第１の埋め込み材料
２０と第２の埋め込み材料２１で溝４を平坦に埋め込む
形になる（第１図Ｃｆ＞参照）。本実施例は、第１の実
施例の効果に加え以下の効果がある。即ち、第１の埋め
込み材料２０を堆積後面４において流動性物質２３を第
１の埋め込み材料上に形成しているため、第１の埋め込
み材料のエツチング時に溝４底部はエツチングされるこ
とはない。そのため溝４底部が直接プラズマやエツチン
グ種にさらされることがなく汚染やダメージを減少させ
ることが可能である。
表面が平坦になるように塗布する（第２図（ｅ）参照）
。第２の埋め込み材料２０と平坦化材料６を等しいエツ
チング速度で半導体基板１表面と同じ高さになるように
、即ち約２００ｎｍのエツチングを行なう。最後に表面
保護膜であるボＵＳ１半導体膜３と熱酸化膜２を除去す
ると、溝４の中に空洞２２を存し、第１の埋め込み材料
２０と第２の埋め込み材料２１で溝４を平坦に埋め込む
形になる（第１図Ｃｆ＞参照）。本実施例は、第１の実
施例の効果に加え以下の効果がある。即ち、第１の埋め
込み材料２０を堆積後面４において流動性物質２３を第
１の埋め込み材料上に形成しているため、第１の埋め込
み材料のエツチング時に溝４底部はエツチングされるこ
とはない。そのため溝４底部が直接プラズマやエツチン
グ種にさらされることがなく汚染やダメージを減少させ
ることが可能である。
（実施例３）
第３図は本発明の第３の実施例における溝を用いた素子
分離の工程を示す断面図である。以下、第３図を用いて
第３の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約１５０ｎｍのボＩＪＳＩ半導
体膜３を表面保護膜として形成する。
分離の工程を示す断面図である。以下、第３図を用いて
第３の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約１５０ｎｍのボＩＪＳＩ半導
体膜３を表面保護膜として形成する。
次に絶縁膜２４としてＣＶＤ法により約１１０００ｎの
リンガラス膜を形成し、それをマスクにして素子分離領
域に溝の深さが１１０００ｎと一定であり、最小溝幅が
ＧＯＯｎｍの溝４を形成する（第３図（ａ）参照）。
リンガラス膜を形成し、それをマスクにして素子分離領
域に溝の深さが１１０００ｎと一定であり、最小溝幅が
ＧＯＯｎｍの溝４を形成する（第３図（ａ）参照）。
次に、厚さ＋５０ｎｍの第１の埋め込み材料２０として
ＣＶＤ酸化膜を堆積し、それをマスクにして、ｌ−レン
チキャパシタ２５を形成する（第３図（ｂ）参照）。
ＣＶＤ酸化膜を堆積し、それをマスクにして、ｌ−レン
チキャパシタ２５を形成する（第３図（ｂ）参照）。
さらにリンガラス膜２４とＣＶＤ酸化膜２０を、半導体
基板１の側面が露出しないようにエツチングする（第３
図（Ｃ）参照）。その後、第２の埋め込み材料２１とし
て、第１の埋め込み材料と同じＣＶＤ酸化膜を１１００
０ｎ堆積する。この時空洞２２が第１、第２の埋め込み
材料２０．２１により形成される。その後平坦化材料６
としてレジスト膜を半導体基板１表面が平坦になるよう
に塗布する（第３図（ｄ）参照）。
基板１の側面が露出しないようにエツチングする（第３
図（Ｃ）参照）。その後、第２の埋め込み材料２１とし
て、第１の埋め込み材料と同じＣＶＤ酸化膜を１１００
０ｎ堆積する。この時空洞２２が第１、第２の埋め込み
材料２０．２１により形成される。その後平坦化材料６
としてレジスト膜を半導体基板１表面が平坦になるよう
に塗布する（第３図（ｄ）参照）。
第２の埋め込み材料２！と平坦化材料６を等しいエツチ
ング速度で半導体基板１表面と同じ高さになるように、
即ち約１２００ｎｍのエツチングを行なう。
ング速度で半導体基板１表面と同じ高さになるように、
即ち約１２００ｎｍのエツチングを行なう。
最後に表面保護膜であるポＩＪＳＩ半導体膜３と熱酸化
膜２を除去すると、溝４の中に空洞２２を有し、第１の
埋め込み材料２０と第２の埋め込み材料２１で溝４を平
坦に埋め込む形になる（第３図（ｅ）参照）。
膜２を除去すると、溝４の中に空洞２２を有し、第１の
埋め込み材料２０と第２の埋め込み材料２１で溝４を平
坦に埋め込む形になる（第３図（ｅ）参照）。
本実施例は、第１の実施例の効果に加え以下の効果があ
る。即ち、トレンチキャパシタ形成のために用いた第１
の埋め込み材料を除去せずに、素子分離形成のための埋
め込み材料としてそのまま利用しているので、工程が簡
略化でき、しかも第１の実施例と同等の効果か得られる
。
る。即ち、トレンチキャパシタ形成のために用いた第１
の埋め込み材料を除去せずに、素子分離形成のための埋
め込み材料としてそのまま利用しているので、工程が簡
略化でき、しかも第１の実施例と同等の効果か得られる
。
（実施例４）
第４図は本発明の第４の実施例における溝を用いた素子
分離の工程を示す断面図である。以下、第４図を用いて
第４の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約＋５０ｎｍのポリＳｌ半導体
膜３を表面保護膜として形成する。
分離の工程を示す断面図である。以下、第４図を用いて
第４の実施例を説明する。Ｐ型半導体基板１上に約５０
ｎｍの熱酸化膜２および約＋５０ｎｍのポリＳｌ半導体
膜３を表面保護膜として形成する。
次に絶縁膜２４としてＣＶＤ法により約１１０００ｎの
リンガラス膜を形成し、それをマスクにして素子分離領
域に溝の深さ力月０００ｎｍと一定であり、最小溝幅が
Ｉｌｌｌｏｏｎの溝４を形成する（第４図（ａ）参照）
。
リンガラス膜を形成し、それをマスクにして素子分離領
域に溝の深さ力月０００ｎｍと一定であり、最小溝幅が
Ｉｌｌｌｏｏｎの溝４を形成する（第４図（ａ）参照）
。
次に、厚さ！５０ｎｍの第１の埋め込み材料２０として
ＣＶＤ酸化膜を堆積し、それをマスクにして、トレンチ
キャパシタ２５を形成する（第４図（ｂ）参照）。
ＣＶＤ酸化膜を堆積し、それをマスクにして、トレンチ
キャパシタ２５を形成する（第４図（ｂ）参照）。
さらに流動性物質２３として例えばレジスト膜を６０ｏ
ｎＩ！１だけ溝４内に残るように塗付する（第４図（Ｃ
）参照）。次にリンガラス膜２４とＣＶＤ酸化膜２０を
半導体基板１の側面および底面が露出しないようにエツ
チングする（第４図（ｄ）参照）。その後、第２の埋め
込み材料２１として、第１の埋め込み材料と同じＣＶＤ
酸化膜を１０００ｎｏ＋堆積する。この時空洞２２が第
１、第２の埋め込み材料２０，２１により形成される。
ｎＩ！１だけ溝４内に残るように塗付する（第４図（Ｃ
）参照）。次にリンガラス膜２４とＣＶＤ酸化膜２０を
半導体基板１の側面および底面が露出しないようにエツ
チングする（第４図（ｄ）参照）。その後、第２の埋め
込み材料２１として、第１の埋め込み材料と同じＣＶＤ
酸化膜を１０００ｎｏ＋堆積する。この時空洞２２が第
１、第２の埋め込み材料２０，２１により形成される。
その後、平坦化材料６としてレジスト膜を半導体基板１
表面が平坦になるように塗布する（第４図（ｅ）参照）
。第２の埋め込み材料２７と平坦化材料６を等しいエツ
チング速度で半導体基板１表面と同じ高さになるように
、即ち約１２００ｎｍのエツチングを行なう。最後に表
面保護膜であるポリＳｌ半導体膜３と熱酸化膜２を除去
すると、溝４の中に空洞２２を有し、第１の埋め込み材
料２ｏと第２の埋め込み材料２Ｉで溝４を平坦に埋め込
む形になる（第４図（ｆ）参照）。本実施例は、第３の
実施例の効果に加え以下の効果がある。即ち、トレンチ
キャパシタ形成後、溝４において流動性物質２３を第１
の埋め込み材料上に形成しているため、第１の埋め込み
材料のエツチング時に溝４底部、トレンチキャパシタ形
成領域はエツチングさせることはない。そのため溝４底
部が直接、プラズマやエツチング種にさらされることが
なく、トレンチキャパシタ形成材料の膜減りやダメージ
を減少させることが可能である。なお本発明の第１、第
２の実施例において、埋め込み材料を第１、第２のＣＶ
Ｄ酸化膜を用いたが、ＣＶＤ酸化膜以外にも他の絶縁膜
やポリシリコン等を用いてもよい。また、本発明は素子
分離領域の形成にとどまらず、溝を形成した後、その表
面に絶縁体層を形成ししかる後に導電性のポリシリコン
等を埋め込んで成る電荷蓄積領域（いわゆるトレンチキ
ャパシタ）等の形成にも用いることができる。
表面が平坦になるように塗布する（第４図（ｅ）参照）
。第２の埋め込み材料２７と平坦化材料６を等しいエツ
チング速度で半導体基板１表面と同じ高さになるように
、即ち約１２００ｎｍのエツチングを行なう。最後に表
面保護膜であるポリＳｌ半導体膜３と熱酸化膜２を除去
すると、溝４の中に空洞２２を有し、第１の埋め込み材
料２ｏと第２の埋め込み材料２Ｉで溝４を平坦に埋め込
む形になる（第４図（ｆ）参照）。本実施例は、第３の
実施例の効果に加え以下の効果がある。即ち、トレンチ
キャパシタ形成後、溝４において流動性物質２３を第１
の埋め込み材料上に形成しているため、第１の埋め込み
材料のエツチング時に溝４底部、トレンチキャパシタ形
成領域はエツチングさせることはない。そのため溝４底
部が直接、プラズマやエツチング種にさらされることが
なく、トレンチキャパシタ形成材料の膜減りやダメージ
を減少させることが可能である。なお本発明の第１、第
２の実施例において、埋め込み材料を第１、第２のＣＶ
Ｄ酸化膜を用いたが、ＣＶＤ酸化膜以外にも他の絶縁膜
やポリシリコン等を用いてもよい。また、本発明は素子
分離領域の形成にとどまらず、溝を形成した後、その表
面に絶縁体層を形成ししかる後に導電性のポリシリコン
等を埋め込んで成る電荷蓄積領域（いわゆるトレンチキ
ャパシタ）等の形成にも用いることができる。
発明の効果
以上の説明から明らかなように、本発明は上述の構成に
よって、第１の埋め込み膜の膜厚が薄くなるため第１の
埋め込み材料の掘り下げが容易となる。そのためエツチ
ングの制御が容易となったまた、溝のアスペクト比は大
きくなるが溝の内部に空洞を生じさせるためスリットが
発生せず、第１、第２の埋め込み材料を溝に半導体基板
と同じ高さになるように平坦に埋め込むことができる。
よって、第１の埋め込み膜の膜厚が薄くなるため第１の
埋め込み材料の掘り下げが容易となる。そのためエツチ
ングの制御が容易となったまた、溝のアスペクト比は大
きくなるが溝の内部に空洞を生じさせるためスリットが
発生せず、第１、第２の埋め込み材料を溝に半導体基板
と同じ高さになるように平坦に埋め込むことができる。
第１図は本発明の第１の実施例における溝を用いた素子
分離の工程を示す断面図、第２図は本発明の第２の実施
例における溝を用いた素子分離の工程を示す断面図、第
３図は本発明の第３の実施例における溝を用いた素子分
離の工程を示す断面図、第４図は本発明の第４の実施例
における溝を用いた素子分離の工程を示す断面図、第５
図から第７図は従来の溝を用いた素子分離の工程を示す
断面図である。 １・・・・半導体基板、２・・・・酸化膜、３・・・・
半導体膜（ボ！ＪＳ＋）、４・・・・溝、６・・・・平
坦化材料、２０・・・・ＣＶＤ酸化膜、２１・・・・埋
め込み材料、２２・・・・空洞。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 区 第 図 第 図 第 図 第 図 偽 図 第 図 ＩＩ＊ｙｑａ：ａ！ｌ＋ 第 図 弔 図
分離の工程を示す断面図、第２図は本発明の第２の実施
例における溝を用いた素子分離の工程を示す断面図、第
３図は本発明の第３の実施例における溝を用いた素子分
離の工程を示す断面図、第４図は本発明の第４の実施例
における溝を用いた素子分離の工程を示す断面図、第５
図から第７図は従来の溝を用いた素子分離の工程を示す
断面図である。 １・・・・半導体基板、２・・・・酸化膜、３・・・・
半導体膜（ボ！ＪＳ＋）、４・・・・溝、６・・・・平
坦化材料、２０・・・・ＣＶＤ酸化膜、２１・・・・埋
め込み材料、２２・・・・空洞。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 区 第 図 第 図 第 図 第 図 偽 図 第 図 ＩＩ＊ｙｑａ：ａ！ｌ＋ 第 図 弔 図
Claims (4)
- （１）半導体基板に素子分離溝を埋め込む材料のエッチ
ングに利用する基板保護膜を形成する工程と前記半導体
基板に第１の絶縁膜を形成する工程と前記半導体基板の
素子分離領域に前記第１の絶縁膜をマスクにして溝を形
成する工程と、前記溝内部に第２の絶縁膜を形成する工
程と、前記第１の絶縁膜および前記第２の絶縁膜をエッ
チングすることにより素子分離溝を形成する工程からな
ることを特徴とする半導体装置の製造方法。 - （２）半導体基板に素子分離溝を埋め込む材料のエッチ
ングに利用する基板保護膜を形成する工程と、前記半導
体基板に絶縁膜を形成する工程と、前記半導体基板の素
子分離領域に前記絶縁膜をマスクにして溝を形成する工
程と、前記溝内部で第１の埋め込み材料が互いに会合し
ないように前記第１の埋め込み材料を堆積する工程と、
前記絶縁膜および前記第１の埋め込み材料をエッチング
することにより、前記第１の埋め込み材料を前記溝側面
に残す工程と、第２の埋め込み材料を堆積した後、平坦
化材料を前記半導体基板全面に塗布する工程と、前記第
２の埋め込み材料と前記平坦化材料をエッチングする工
程からなり、前記溝内部に第１、第２の埋め込み材料が
埋め込まれることを特徴とする半導体装置の製造方法。 - （３）半導体基板に素子分離溝を埋め込む材料のエッチ
ングに利用する基板保護膜を形成する工程と、前記半導
体基板に絶縁膜を形成する工程と、前記半導体基板の素
子分離領域に前記絶縁膜をマスクにして溝を形成する工
程と前記溝内部で第１の埋め込み材料が互い会合しない
ように前記第１の埋め込み材料を堆積する工程と、前記
溝のうちトレンチキャパシタを形成する溝のみ前記溝底
部に堆積された前記第１の埋め込み材料を除去し、前記
溝側面に前記第１の埋め込み材料を残す工程と、前記溝
側面に残された前記第１の埋め込み材料をマスクにして
前記トレンチキャパシタを形成する工程と、前記絶縁膜
および前記第１の埋め込み材料をエッチングすることに
より、前記第１の埋め込み材料を前記溝側面に残す工程
と、第２の埋め込み材料を堆積した後、平坦化材料を前
記半導体基板全面に塗布する工程と、前記第２の埋め込
み材料と前記平坦化材料をエッチングする工程からなり
、前記溝内部に第１、第２の埋め込み材料が埋め込まれ
ることを特徴とする半導体装置の製造方法。 - （４）絶縁膜および第１の埋め込み材料をエッチングす
る工程において、基板保護膜が露出しかつ溝側面の半導
体基板が露出しないところを前記絶縁膜および前記第１
の埋め込み材料のエッチングの終点とすることを特徴と
する特許請求の範囲第２項または第３項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030546A JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030546A JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209747A true JPH02209747A (ja) | 1990-08-21 |
| JP2874173B2 JP2874173B2 (ja) | 1999-03-24 |
Family
ID=12306792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030546A Expired - Fee Related JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874173B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07314162A (ja) * | 1994-05-27 | 1995-12-05 | Nec Corp | 成膜方法 |
| JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143548A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62120040A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62298132A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-02-09 JP JP1030546A patent/JP2874173B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143548A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62120040A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62298132A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07314162A (ja) * | 1994-05-27 | 1995-12-05 | Nec Corp | 成膜方法 |
| JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874173B2 (ja) | 1999-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |