JPH04303942A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04303942A JPH04303942A JP6749591A JP6749591A JPH04303942A JP H04303942 A JPH04303942 A JP H04303942A JP 6749591 A JP6749591 A JP 6749591A JP 6749591 A JP6749591 A JP 6749591A JP H04303942 A JPH04303942 A JP H04303942A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，シリコン基板に形成される素子の素子分離
方法に関する。
係り，特に，シリコン基板に形成される素子の素子分離
方法に関する。
【０００２】半導体素子の素子分離は，通常，ＬＯＣＯ
Ｓ法により行われているが，この方法はシリコン酸化に
伴う体積膨張により段差が必然的に生じ，また，マスク
下にバーズビークが生じるため，このことが素子の微細
化，高集積化を進める上での障害となっている。
Ｓ法により行われているが，この方法はシリコン酸化に
伴う体積膨張により段差が必然的に生じ，また，マスク
下にバーズビークが生じるため，このことが素子の微細
化，高集積化を進める上での障害となっている。
【０００３】そのため，シリコン基板に溝を堀り，そこ
に絶縁物を埋め込んだ後，表面を平らにして素子分離を
行うことが試みられている。しかし，この方法もまだ確
立されたものではなく，種々の問題点がある。
に絶縁物を埋め込んだ後，表面を平らにして素子分離を
行うことが試みられている。しかし，この方法もまだ確
立されたものではなく，種々の問題点がある。
【０００４】
【従来の技術】図３（ａ） 〜（ｅ） は従来の問題点
を説明するための工程順断面図であり， 以下，これら
の図を参照しながら従来の問題点について説明する。
を説明するための工程順断面図であり， 以下，これら
の図を参照しながら従来の問題点について説明する。
【０００５】図３（ａ） 参照
Ｓｉ基板１を熱酸化して熱酸化膜２を形成し，その上に
，シリコン窒素膜３とＰＳＧ膜４を堆積する。その上に
レジストを塗布し，フォトリソグラフィー技術により素
子分離パターンを露光・現像して，開孔５ａを有するレ
ジストマスク５を形成する。
，シリコン窒素膜３とＰＳＧ膜４を堆積する。その上に
レジストを塗布し，フォトリソグラフィー技術により素
子分離パターンを露光・現像して，開孔５ａを有するレ
ジストマスク５を形成する。
【０００６】レジストマスク５をマスクとして，反応性
イオンエッチング（ＲＩＥ）によりＰＳＧ膜４とシリコ
ン窒素膜３と熱酸化膜２をエッチングし，Ｓｉ基板１を
露出する。
イオンエッチング（ＲＩＥ）によりＰＳＧ膜４とシリコ
ン窒素膜３と熱酸化膜２をエッチングし，Ｓｉ基板１を
露出する。
【０００７】図３（ｂ） 参照
レジストマスク５を除去した後，ＰＳＧ膜４をマスクに
してＲＩＥによりＳｉ基板１をエッチングし，溝６を形
成する。
してＲＩＥによりＳｉ基板１をエッチングし，溝６を形
成する。
【０００８】図３（ｃ） 参照
ＰＧＳ膜４を希フッ酸によりエッチングし除去する。こ
の時，シリコン窒化膜３下の熱酸化膜２もエッチングさ
れてアンダーカット７を生じる。
の時，シリコン窒化膜３下の熱酸化膜２もエッチングさ
れてアンダーカット７を生じる。
【０００９】図３（ｄ） 参照
全面にＣＶＤ法によりシリコン酸化膜９を堆積し，溝６
を埋め込む。 図３（ｅ） 参照 シリコン酸化膜９を研摩することにより除去し，溝６に
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
を埋め込む。 図３（ｅ） 参照 シリコン酸化膜９を研摩することにより除去し，溝６に
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
【００１０】ところが，アンダーカット７の部分はシリ
コン酸化膜９の堆積の際カバレッジが悪く，空洞１２が
生じる。この空洞１２は研摩後も素子分離膜１０上部端
に残り， そのため，その後の素子形成の工程において
悪影響を及ぼす。
コン酸化膜９の堆積の際カバレッジが悪く，空洞１２が
生じる。この空洞１２は研摩後も素子分離膜１０上部端
に残り， そのため，その後の素子形成の工程において
悪影響を及ぼす。
【００１１】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，シリコン酸化膜９堆積の際の素子分離膜１０上部
端のカバレッジ不良をなくし，信頼性の高い素子分離膜
を形成する方法を提供することを目的とする。
鑑み，シリコン酸化膜９堆積の際の素子分離膜１０上部
端のカバレッジ不良をなくし，信頼性の高い素子分離膜
を形成する方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
は第１の実施例を示す工程順断面図であり，図２（ａ）
〜（ｅ） は第２の実施例を示す工程順断面図である
。
は第１の実施例を示す工程順断面図であり，図２（ａ）
〜（ｅ） は第２の実施例を示す工程順断面図である
。
【００１３】上記課題は，シリコン基板１を熱酸化して
第１の熱酸化膜２を形成した後，窒化膜３とガラス膜４
をこの順に堆積する工程と，素子分離パターンを有する
マスク５を用いて異方性エッチングにより該ガラス膜４
と該窒化膜３と該第１の熱酸化膜２をエッチングする工
程と，該ガラス膜４をマスクにして異方性エッチングに
より該シリコン基板１をエッチングし溝６を形成する工
程と， 該ガラス膜４を湿式エッチングにより除去する
工程と，該シリコン基板１を熱酸化して，該湿式エッチ
ングにより該窒化膜３下の該第１の熱酸化膜２に生じた
アンダーカット７を埋め込む第２の熱酸化膜８を形成す
る工程と， 全面に絶縁物９を堆積して該溝６を埋め込
む工程と， 該窒化膜３上の該絶縁物９を除去して該溝
６に該絶縁物９を残す工程とを有し，該シリコン基板１
に素子分離膜１０を形成する半導体装置の製造方法によ
って解決される。
第１の熱酸化膜２を形成した後，窒化膜３とガラス膜４
をこの順に堆積する工程と，素子分離パターンを有する
マスク５を用いて異方性エッチングにより該ガラス膜４
と該窒化膜３と該第１の熱酸化膜２をエッチングする工
程と，該ガラス膜４をマスクにして異方性エッチングに
より該シリコン基板１をエッチングし溝６を形成する工
程と， 該ガラス膜４を湿式エッチングにより除去する
工程と，該シリコン基板１を熱酸化して，該湿式エッチ
ングにより該窒化膜３下の該第１の熱酸化膜２に生じた
アンダーカット７を埋め込む第２の熱酸化膜８を形成す
る工程と， 全面に絶縁物９を堆積して該溝６を埋め込
む工程と， 該窒化膜３上の該絶縁物９を除去して該溝
６に該絶縁物９を残す工程とを有し，該シリコン基板１
に素子分離膜１０を形成する半導体装置の製造方法によ
って解決される。
【００１４】また，シリコン基板１を熱酸化して熱酸化
膜２を形成した後，窒化膜３とシリコン酸化膜１１とガ
ラス膜４をこの順に堆積する工程と，素子分離パターン
を有するマスク５を用いて異方性エッチングにより該ガ
ラス膜４と該シリコン酸化膜１１と該窒化膜３と該熱酸
化膜２をエッチングする工程と，該ガラス膜４をマスク
にして異方性エッチングにより該シリコン基板１をエッ
チングし溝６を形成する工程と， 該ガラス膜４を湿式
エッチングにより除去する工程と，該湿式エッチングに
より生じた該熱酸化膜２と該シリコン酸化膜１１のアン
ダーカットにより該溝６上部に突き出た該窒化膜３のひ
さし部３ａを，残ったシリコン酸化膜１１をマスクにし
てエッチングし除去する工程と， 全面に絶縁物９を堆
積して該溝６を埋め込む工程と， 該窒化膜３上の該絶
縁物９及び該シリコン酸化膜１１を除去して該溝６に該
絶縁物９を残す工程とを有し，該シリコン基板１に素子
分離膜１０を形成する半導体装置の製造方法によって解
決される。
膜２を形成した後，窒化膜３とシリコン酸化膜１１とガ
ラス膜４をこの順に堆積する工程と，素子分離パターン
を有するマスク５を用いて異方性エッチングにより該ガ
ラス膜４と該シリコン酸化膜１１と該窒化膜３と該熱酸
化膜２をエッチングする工程と，該ガラス膜４をマスク
にして異方性エッチングにより該シリコン基板１をエッ
チングし溝６を形成する工程と， 該ガラス膜４を湿式
エッチングにより除去する工程と，該湿式エッチングに
より生じた該熱酸化膜２と該シリコン酸化膜１１のアン
ダーカットにより該溝６上部に突き出た該窒化膜３のひ
さし部３ａを，残ったシリコン酸化膜１１をマスクにし
てエッチングし除去する工程と， 全面に絶縁物９を堆
積して該溝６を埋め込む工程と， 該窒化膜３上の該絶
縁物９及び該シリコン酸化膜１１を除去して該溝６に該
絶縁物９を残す工程とを有し，該シリコン基板１に素子
分離膜１０を形成する半導体装置の製造方法によって解
決される。
【００１５】
【作用】本発明では，絶縁物９を溝６に埋め込む前に，
シリコン基板１を熱酸化して第２の熱酸化膜８を形成し
，熱酸化に伴う体積膨張により第１の熱酸化膜のアンダ
ーカット部分を埋め込み，凹みを無くすようにしている
から，絶縁物９を溝６に埋め込む時，カバレッジ不良を
引き起こすことがない。
シリコン基板１を熱酸化して第２の熱酸化膜８を形成し
，熱酸化に伴う体積膨張により第１の熱酸化膜のアンダ
ーカット部分を埋め込み，凹みを無くすようにしている
から，絶縁物９を溝６に埋め込む時，カバレッジ不良を
引き起こすことがない。
【００１６】また，絶縁物９を溝６に埋め込む前に，熱
酸化膜２のアンダーカット部分にかぶさる窒化膜３のひ
さし部３ａをエッチングして除去することにより凹みを
解消しているから，絶縁物９を溝６に埋め込む時，カバ
レッジ不良を引き起こすことがない。
酸化膜２のアンダーカット部分にかぶさる窒化膜３のひ
さし部３ａをエッチングして除去することにより凹みを
解消しているから，絶縁物９を溝６に埋め込む時，カバ
レッジ不良を引き起こすことがない。
【００１７】それゆえ，信頼性の高い素子分離膜を形成
できる。
できる。
【００１８】
【実施例】図１（ａ） 〜（ｅ） は第１の実施例を示
す工程順断面図であり，以下これらの図を参照しながら
第１の実施例について説明する。
す工程順断面図であり，以下これらの図を参照しながら
第１の実施例について説明する。
【００１９】図１（ａ） 参照
Ｓｉ基板１を熱酸化し，表面に厚さが例えば１００ Å
の熱酸化膜２を形成し，その上にＣＶＤ法により，厚さ
が例えば１５００Åのシリコン窒化膜３と８％Ｐを含む
厚さ約５０００ÅのＰＳＧ膜４を順次堆積する。
の熱酸化膜２を形成し，その上にＣＶＤ法により，厚さ
が例えば１５００Åのシリコン窒化膜３と８％Ｐを含む
厚さ約５０００ÅのＰＳＧ膜４を順次堆積する。
【００２０】全面にレジストを塗布し，通常のフォトリ
ソグラフィー技術により素子分離パターンを露光・現像
して，開孔５ａを有するレジストマスク５を形成する。 レジストマスク５をマスクとして，フッ化炭素系のエッ
チングガスを用いる反応性イオンエッチング（ＲＩＥ）
により，開孔５ａからＰＳＧ膜４とシリコン窒素膜３と
熱酸化膜２をエッチングし，Ｓｉ基板１を露出する。
ソグラフィー技術により素子分離パターンを露光・現像
して，開孔５ａを有するレジストマスク５を形成する。 レジストマスク５をマスクとして，フッ化炭素系のエッ
チングガスを用いる反応性イオンエッチング（ＲＩＥ）
により，開孔５ａからＰＳＧ膜４とシリコン窒素膜３と
熱酸化膜２をエッチングし，Ｓｉ基板１を露出する。
【００２１】図１（ｂ） 参照
レジストマスク５を剥離した後，ＰＳＧ膜４をマスクに
して塩化炭素系のエッチングガスを用いるＲＩＥにより
Ｓｉ基板１をエッチングし，深さ約０．６ μｍの溝６
を形成する。
して塩化炭素系のエッチングガスを用いるＲＩＥにより
Ｓｉ基板１をエッチングし，深さ約０．６ μｍの溝６
を形成する。
【００２２】図１（ｃ） 参照
残ったＰＧＳ膜４を希フッ酸によりエッチングし除去す
る。エッチング時間は０．５ 〜２分であるが，この時
，シリコン窒化膜３下の熱酸化膜２もエッチングされて
横方向に５００ 〜１０００Åのアンダーカット７を生
じる。
る。エッチング時間は０．５ 〜２分であるが，この時
，シリコン窒化膜３下の熱酸化膜２もエッチングされて
横方向に５００ 〜１０００Åのアンダーカット７を生
じる。
【００２３】図１（ｄ） 参照
溝６内に露出するＳｉ基板１表面を熱酸化し，アンダー
カット７を完全にふさぐような熱酸化膜８を形成する。 ３００ 〜５００ Åの厚さの部分を熱酸化することに
より，アンダーカット７を完全にふさぐことができた。
カット７を完全にふさぐような熱酸化膜８を形成する。 ３００ 〜５００ Åの厚さの部分を熱酸化することに
より，アンダーカット７を完全にふさぐことができた。
【００２４】その後，全面にＣＶＤ法によりシリコン酸
化膜９を約１μｍの厚さに堆積し，溝６を埋め込む。 図１（ｅ） 参照 シリコン酸化膜９を研摩することにより除去し，溝６に
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
化膜９を約１μｍの厚さに堆積し，溝６を埋め込む。 図１（ｅ） 参照 シリコン酸化膜９を研摩することにより除去し，溝６に
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
【００２５】このようにして，絶縁物を完全に埋め込ん
だ信頼性の高い素子分離膜を形成することができた。次
に，第２の実施例について説明する。
だ信頼性の高い素子分離膜を形成することができた。次
に，第２の実施例について説明する。
【００２６】図２（ａ） 参照
Ｓｉ基板１を熱酸化し，表面に厚さが例えば３００ Å
の熱酸化膜２を形成し，その上にＣＶＤ法により，厚さ
が例えば１５００Åのシリコン窒化膜３と厚さが例えば
３０００Åのシリコン酸化膜１１を順次堆積する。この
後，窒素雰囲気中９００ ℃， ３０分の熱処理を行う
。この熱処理は，シリコン酸化膜１１のエッチング速度
を熱酸化膜２のそれに近づけるために行うものである。
の熱酸化膜２を形成し，その上にＣＶＤ法により，厚さ
が例えば１５００Åのシリコン窒化膜３と厚さが例えば
３０００Åのシリコン酸化膜１１を順次堆積する。この
後，窒素雰囲気中９００ ℃， ３０分の熱処理を行う
。この熱処理は，シリコン酸化膜１１のエッチング速度
を熱酸化膜２のそれに近づけるために行うものである。
【００２７】この後，シリコン酸化膜１１の上に，８％
Ｐを含む厚さ約８０００ÅのＰＳＧ膜４を堆積する。全
面にレジストを塗布し，通常のフォトリソグラフィー技
術により素子分離パターンを露光・現像して，開孔５ａ
を有するレジストマスク５を形成する。レジストマスク
５をマスクとして，フッ化炭素系のエッチングガスを用
いるＲＩＥにより，開孔５ａからＰＳＧ膜４とシリコン
酸化膜１１とシリコン窒素膜３と熱酸化膜２をエッチン
グし，Ｓｉ基板１を露出する。
Ｐを含む厚さ約８０００ÅのＰＳＧ膜４を堆積する。全
面にレジストを塗布し，通常のフォトリソグラフィー技
術により素子分離パターンを露光・現像して，開孔５ａ
を有するレジストマスク５を形成する。レジストマスク
５をマスクとして，フッ化炭素系のエッチングガスを用
いるＲＩＥにより，開孔５ａからＰＳＧ膜４とシリコン
酸化膜１１とシリコン窒素膜３と熱酸化膜２をエッチン
グし，Ｓｉ基板１を露出する。
【００２８】図２（ｂ） 参照
レジストマスク５を剥離した後，ＰＳＧ膜４をマスクに
して塩化炭素系のエッチングガスを用いるＲＩＥにより
Ｓｉ基板１をエッチングし，深さ約０．６ μｍの溝６
を形成する。
して塩化炭素系のエッチングガスを用いるＲＩＥにより
Ｓｉ基板１をエッチングし，深さ約０．６ μｍの溝６
を形成する。
【００２９】図２（ｃ） 参照
残ったＰＧＳ膜４を希フッ酸によりエッチングし除去す
る。エッチング時間は０．５ 〜２分である。この時，
シリコン窒化膜３上下のシリコン酸化膜１１と熱酸化膜
２も横方向にエッチングされ，横方向に５００ 〜１０
００Åのアンダーカット７を生じる。シリコン酸化膜１
１は熱酸化膜２よりも若干多めにエッチングされ，その
結果，シリコン窒素膜３には溝６上部に突き出るひさし
部３ａが生じる。
る。エッチング時間は０．５ 〜２分である。この時，
シリコン窒化膜３上下のシリコン酸化膜１１と熱酸化膜
２も横方向にエッチングされ，横方向に５００ 〜１０
００Åのアンダーカット７を生じる。シリコン酸化膜１
１は熱酸化膜２よりも若干多めにエッチングされ，その
結果，シリコン窒素膜３には溝６上部に突き出るひさし
部３ａが生じる。
【００３０】図２（ｄ） 参照
塩化炭素系のエッチングガスを用いるＲＩＥにより，溝
６上部に突き出るシリコン窒化膜のひさし部３ａを除去
する。
６上部に突き出るシリコン窒化膜のひさし部３ａを除去
する。
【００３１】その後，全面にＣＶＤ法によりシリコン酸
化膜９を約１μｍの厚さに堆積し，溝６を埋め込む。シ
リコン酸化膜９を堆積する前に，溝６内のＳｉ基板１表
面を薄く熱酸化する工程を加えてもよい。
化膜９を約１μｍの厚さに堆積し，溝６を埋め込む。シ
リコン酸化膜９を堆積する前に，溝６内のＳｉ基板１表
面を薄く熱酸化する工程を加えてもよい。
【００３２】図２（ｅ） 参照
シリコン酸化膜９を研摩することにより除去し，溝６に
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
のみシリコン酸化膜９を残し，素子分離膜１０を形成す
る。研摩の際，シリコン窒素膜３はストッパとして作用
する。
【００３３】このようにして，絶縁物を完全に埋め込ん
だ信頼性の高い素子分離膜を形成することができた。な
お，第１の実施例，第２の実施例におけるＰＳＧ膜は，
Ｓｉ基板をエッチングする際のマスクとなるもので，必
ずしもＰＳＧ膜に限るものではなく，これに対してＳｉ
基板のエッチング選択比が高いものであれば，ＰＳＧ膜
以外のガラス膜でも使用することができる。
だ信頼性の高い素子分離膜を形成することができた。な
お，第１の実施例，第２の実施例におけるＰＳＧ膜は，
Ｓｉ基板をエッチングする際のマスクとなるもので，必
ずしもＰＳＧ膜に限るものではなく，これに対してＳｉ
基板のエッチング選択比が高いものであれば，ＰＳＧ膜
以外のガラス膜でも使用することができる。
【００３４】また，全面に堆積したシリコン酸化膜９を
，上記の実施例では研摩により溝６に残したが，ＲＩＥ
を用いたエッチバックにより，溝６に残すこともできる
。
，上記の実施例では研摩により溝６に残したが，ＲＩＥ
を用いたエッチバックにより，溝６に残すこともできる
。
【００３５】
【発明の効果】以上説明したように，本発明によれば，
カバレッジ不良を引き起こすことがなく絶縁物をシリコ
ン基板１に完全に埋め込み，素子分離膜１０を形成する
ことができる。
カバレッジ不良を引き起こすことがなく絶縁物をシリコ
ン基板１に完全に埋め込み，素子分離膜１０を形成する
ことができる。
【００３６】本発明は，信頼性の高い素子分離膜の形成
により，素子の微細化，高集積化に寄与するものである
。
により，素子の微細化，高集積化に寄与するものである
。
【図１】（ａ） 〜（ｅ） は第１の実施例を示す工程
順断面図である。
順断面図である。
【図２】（ａ） 〜（ｅ） は第２の実施例を示す工程
順断面図である。
順断面図である。
【図３】（ａ） 〜（ｅ） は従来の問題点を説明する
ための工程順断面図である。
ための工程順断面図である。
１はＳｉ基板
２は熱酸化膜であって第１の熱酸化膜
３は窒化膜であってシリコン窒化膜
３ａはひさし部
４はガラス膜であってＰＳＧ膜
５はマスクであってレジストマスク
５ａは開孔
６は溝
７はアンダーカット
８は熱酸化膜であって第２の熱酸化膜
９は絶縁物でありシリコン酸化膜であってＣＶＤ酸化膜
１０は素子分離膜
１０は素子分離膜
Claims (2)
- 【請求項１】 シリコン基板（１） を熱酸化して第
１の熱酸化膜（２）を形成した後，窒化膜（３） とガ
ラス膜（４） をこの順に堆積する工程と，素子分離パ
ターンを有するマスク（５） を用いて異方性エッチン
グにより該ガラス膜（４） と該窒化膜（３） と該第
１の熱酸化膜（２） をエッチングする工程と，該ガラ
ス膜（４） をマスクにして異方性エッチングにより該
シリコン基板（１） をエッチングし溝（６）を形成す
る工程と，該ガラス膜（４） を湿式エッチングにより
除去する工程と，該シリコン基板（１） を熱酸化して
，該湿式エッチングにより該窒化膜（３） 下の該第１
の熱酸化膜（２） に生じたアンダーカット（７） を
埋め込む第２の熱酸化膜（８） を形成する工程と，全
面に絶縁物（９） を堆積して該溝（６） を埋め込む
工程と，該窒化膜（３） 上の該絶縁物（９） を除去
して該溝（６） に該絶縁物（９） を残す工程とを有
し，該シリコン基板（１）に素子分離膜（１０）を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板（１） を熱酸化して熱
酸化膜（２） を形成した後，窒化膜（３） とシリコ
ン酸化膜（１１）とガラス膜（４） をこの順に堆積す
る工程と，素子分離パターンを有するマスク（５）を用
いて異方性エッチングにより該ガラス膜（４） と該シ
リコン酸化膜（１１）と該窒化膜（３） と該熱酸化膜
（２） をエッチングする工程と，該ガラス膜（４）
をマスクにして異方性エッチングにより該シリコン基板
（１） をエッチングし溝（６） を形成する工程と，
該ガラス膜（４） を湿式エッチングにより除去する工
程と，該湿式エッチングにより生じた該熱酸化膜（２）
と該シリコン酸化膜（１１）のアンダーカットにより
該溝（６） 上部に突き出た該窒化膜（３） のひさし
部（３ａ）を，残ったシリコン酸化膜（１１）をマスク
にしてエッチングし除去する工程と，全面に絶縁物（９
） を堆積して該溝（６） を埋め込む工程と，該窒化
膜（３） 上の該絶縁物（９） 及び該シリコン酸化膜
（１１）を除去して該溝（６）に該絶縁物（９） を残
す工程とを有し，該シリコン基板（１） に素子分離膜
（１０）を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067495A JP3003250B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3067495A JP3003250B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04303942A true JPH04303942A (ja) | 1992-10-27 |
| JP3003250B2 JP3003250B2 (ja) | 2000-01-24 |
Family
ID=13346630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3067495A Expired - Fee Related JP3003250B2 (ja) | 1991-04-01 | 1991-04-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003250B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712185A (en) * | 1996-04-23 | 1998-01-27 | United Microelectronics | Method for forming shallow trench isolation |
| KR19980060506A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
| US5989975A (en) * | 1997-10-04 | 1999-11-23 | United Microelectronics Corp. | Method for manufacturing shallow trench isolation |
| KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US6239001B1 (en) | 1997-01-10 | 2001-05-29 | Nec Corporation | Method for making a semiconductor device |
| US6242323B1 (en) | 1997-02-18 | 2001-06-05 | Hitachi, Ltd. | Semiconductor device and process for producing the same |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| KR100317041B1 (ko) * | 1999-10-18 | 2001-12-22 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
| US6348396B1 (en) | 1998-03-27 | 2002-02-19 | Hitachi, Ltd. | Semiconductor device and production thereof |
| US6562695B1 (en) | 1999-03-03 | 2003-05-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing involving the scale-down width of shallow groove isolation using round processing |
| JP2008187208A (ja) * | 2008-04-28 | 2008-08-14 | Sharp Corp | 半導体装置の製造方法 |
-
1991
- 1991-04-01 JP JP3067495A patent/JP3003250B2/ja not_active Expired - Fee Related
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5712185A (en) * | 1996-04-23 | 1998-01-27 | United Microelectronics | Method for forming shallow trench isolation |
| KR19980060506A (ko) * | 1996-12-31 | 1998-10-07 | 김영환 | 반도체 소자의 소자 분리막 형성방법 |
| US6239001B1 (en) | 1997-01-10 | 2001-05-29 | Nec Corporation | Method for making a semiconductor device |
| US6559027B2 (en) | 1997-02-18 | 2003-05-06 | Hitachi, Ltd. | Semiconductor device and process for producing the sme |
| US7402473B2 (en) | 1997-02-18 | 2008-07-22 | Renesas Technology Corp. | Semiconductor device and process for producing the same |
| US6881646B2 (en) | 1997-02-18 | 2005-04-19 | Renesas Technology Corp. | Semiconductor device and process for producing the same |
| US6242323B1 (en) | 1997-02-18 | 2001-06-05 | Hitachi, Ltd. | Semiconductor device and process for producing the same |
| US6800911B2 (en) | 1997-09-26 | 2004-10-05 | United Microelectronics Corporation | Method of making a polycide interconnection layer having a silicide film formed on a polycrystal silicon for a semiconductor device |
| US6596567B1 (en) | 1997-09-26 | 2003-07-22 | United Microelectronics Corporation | Method for fabricating a semiconductor device having a impurity layer disposed between a non-doped silicon film and high melting-point metal film for reducing solid state reaction between said high melting-point metal film and polycrystal silicon film |
| US6208003B1 (en) | 1997-09-26 | 2001-03-27 | Nippon Steel Corporation | Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film |
| US5989975A (en) * | 1997-10-04 | 1999-11-23 | United Microelectronics Corp. | Method for manufacturing shallow trench isolation |
| US6461912B2 (en) | 1997-12-02 | 2002-10-08 | Nippon Steel Corporation | Method of fabricating semiconductor storage device having a capacitor |
| US6255686B1 (en) | 1997-12-02 | 2001-07-03 | Nippon Steel Corporation | Semiconductor storage device including short circuit avoiding structure and method of fabricating thereof |
| US6348396B1 (en) | 1998-03-27 | 2002-02-19 | Hitachi, Ltd. | Semiconductor device and production thereof |
| US6562695B1 (en) | 1999-03-03 | 2003-05-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing involving the scale-down width of shallow groove isolation using round processing |
| US6720234B2 (en) | 1999-03-03 | 2004-04-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing involving the scale-down width of shallow groove isolation using round processing |
| US7397104B2 (en) | 1999-03-03 | 2008-07-08 | Elpida Memory, Inc. | Semiconductor integrated circuit device and a method of manufacturing the same |
| KR20000067398A (ko) * | 1999-04-28 | 2000-11-15 | 김영환 | 반도체 소자의 아이솔레이션 제조방법 |
| KR100317041B1 (ko) * | 1999-10-18 | 2001-12-22 | 윤종용 | 반도체 장치의 트렌치 격리 형성 방법 |
| JP2008187208A (ja) * | 2008-04-28 | 2008-08-14 | Sharp Corp | 半導体装置の製造方法 |
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| Publication number | Publication date |
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