JPH0557680B2 - - Google Patents
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- JPH0557680B2 JPH0557680B2 JP58065331A JP6533183A JPH0557680B2 JP H0557680 B2 JPH0557680 B2 JP H0557680B2 JP 58065331 A JP58065331 A JP 58065331A JP 6533183 A JP6533183 A JP 6533183A JP H0557680 B2 JPH0557680 B2 JP H0557680B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- writing
- time
- write
- erasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
この発明は例えばEEPROMのような書込およ
び消去が可能な不揮発性半導体記憶装置に関す
る。
び消去が可能な不揮発性半導体記憶装置に関す
る。
例えばEPROM（erasable and programmabe
ROM）においては、メモリセルを形成するフロ
ーテイングゲート構造のMOSトランジスタのフ
ローテイングゲートに電荷を蓄積させることによ
り記憶情報を電気的に書込むことができるが、そ
の書込時間が適正でないと種々の障害が生じる。
例えば、書込時間が長すぎた場合は、電荷の蓄積
が過剰に行なわれて、その後の消去が困難にな
る。また、場合にようてはセルが破壊あるいは劣
化することもある。反対に、書込時間が短かすぎ
ると、ゲートへの電荷が蓄積が十分に行なわれ
ず、いわゆる書込不良となる。
ROM）においては、メモリセルを形成するフロ
ーテイングゲート構造のMOSトランジスタのフ
ローテイングゲートに電荷を蓄積させることによ
り記憶情報を電気的に書込むことができるが、そ
の書込時間が適正でないと種々の障害が生じる。
例えば、書込時間が長すぎた場合は、電荷の蓄積
が過剰に行なわれて、その後の消去が困難にな
る。また、場合にようてはセルが破壊あるいは劣
化することもある。反対に、書込時間が短かすぎ
ると、ゲートへの電荷が蓄積が十分に行なわれ
ず、いわゆる書込不良となる。
また、EEPROM（electrically erasable and
programmable ROM）の場合は、書込のみなら
ず消去も電気的に行なうことができるが、この場
合はその消去の時間も適正に管理しなければなら
ない。EEPROMのメモリセルを構成するMOSト
ランジスタの構造には、フローテイングゲート構
造のものと、MNOS（Metal−Nitride−oxide−
Semiconductor）の２種類があるが両者ともその
消去時間が長すぎると、書込の場合と同様に、そ
の後に通常より長い書込時間をかけなければ正常
な書込が行なえなくなつてしまうようになる。ま
た、場合によつてはセルが破壊あるいは劣化する
こともある。反対に、消去時間が短かすぎると、
蓄積された電荷が十分に逃げきらず、いわゆる消
去不足の状態となつてしまう。
programmable ROM）の場合は、書込のみなら
ず消去も電気的に行なうことができるが、この場
合はその消去の時間も適正に管理しなければなら
ない。EEPROMのメモリセルを構成するMOSト
ランジスタの構造には、フローテイングゲート構
造のものと、MNOS（Metal−Nitride−oxide−
Semiconductor）の２種類があるが両者ともその
消去時間が長すぎると、書込の場合と同様に、そ
の後に通常より長い書込時間をかけなければ正常
な書込が行なえなくなつてしまうようになる。ま
た、場合によつてはセルが破壊あるいは劣化する
こともある。反対に、消去時間が短かすぎると、
蓄積された電荷が十分に逃げきらず、いわゆる消
去不足の状態となつてしまう。
従つて、この種のROMを使用する場合は、そ
の書込あるいは消去の時間をそれぞれ適正に管理
しなければならないという面倒をともなう。ま
た、この種のROMでは、その用途に応じて書込
あるいは消去の時間を加減することもある。例え
ば、記憶情報の保存年数の方を優先させたい場合
は、書込時間を長めにし、また書込速度の方を優
先させたい場合は書込時間を短めにすることが行
われる。このとき、その書込を行なう前の消去時
間が短かすぎると、その後の書込時間が長すぎた
ときに、書込過ぎになる恐れが生じる。また、消
去時間が長すぎたあとは、通常よりも長い書込時
間が必要になるため、書込を高速で行なうことが
できなくなつてしまう。このように、書込および
消去が可能な不揮発性半導体記憶装置において
は、その書込あるいは消去の時間管理は非常に重
要であるが、その時間管理は書込と消去の相互の
関係をも考慮しなければならず、従つて非常に面
倒なものであつた。
の書込あるいは消去の時間をそれぞれ適正に管理
しなければならないという面倒をともなう。ま
た、この種のROMでは、その用途に応じて書込
あるいは消去の時間を加減することもある。例え
ば、記憶情報の保存年数の方を優先させたい場合
は、書込時間を長めにし、また書込速度の方を優
先させたい場合は書込時間を短めにすることが行
われる。このとき、その書込を行なう前の消去時
間が短かすぎると、その後の書込時間が長すぎた
ときに、書込過ぎになる恐れが生じる。また、消
去時間が長すぎたあとは、通常よりも長い書込時
間が必要になるため、書込を高速で行なうことが
できなくなつてしまう。このように、書込および
消去が可能な不揮発性半導体記憶装置において
は、その書込あるいは消去の時間管理は非常に重
要であるが、その時間管理は書込と消去の相互の
関係をも考慮しなければならず、従つて非常に面
倒なものであつた。
この発明は以上のような問題を鑑みてなされた
もので、その主な目的とするところは、書込およ
び消去が可能な不揮発性半導体記憶装置におい
て、使用者側に面倒な時間管理を強いることな
く、常に適正な書込あるいは消去の時間を各メモ
リセルにおいて実現できるようにし、これにより
時間管理の面倒から解放されて非常に使いやすく
することができるようにした不揮発半導体記憶装
置を提供することにある。
もので、その主な目的とするところは、書込およ
び消去が可能な不揮発性半導体記憶装置におい
て、使用者側に面倒な時間管理を強いることな
く、常に適正な書込あるいは消去の時間を各メモ
リセルにおいて実現できるようにし、これにより
時間管理の面倒から解放されて非常に使いやすく
することができるようにした不揮発半導体記憶装
置を提供することにある。
この発明の前記ならびにそのほかの目的と新規
な特徴については、本明細書の記述および添附図
面か明らかになるであろう。
な特徴については、本明細書の記述および添附図
面か明らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、書込および消去が可能な不揮発性半
導体記憶装置において、一定の時間幅を有するパ
ルス信号を発するパルス発生回路を内蔵し、書込
あるいは消去のための外部から与えられる制御信
号によつて上記パルス発生回路を起動させるよう
になすとともに、該パルス発生回路からの一定幅
パルスを記憶装置内部における書込あるいは消去
のための制御信号とするようにしたことにより、
使用者側に面倒な時間管理を強いることなく、常
に適正な書込あるは消去の時間をメモリセルにお
いて実現できるようにし、これにより時間管理の
面倒から開放されて非常に使いやすくすることが
できるという目的を達成するものである。
導体記憶装置において、一定の時間幅を有するパ
ルス信号を発するパルス発生回路を内蔵し、書込
あるいは消去のための外部から与えられる制御信
号によつて上記パルス発生回路を起動させるよう
になすとともに、該パルス発生回路からの一定幅
パルスを記憶装置内部における書込あるいは消去
のための制御信号とするようにしたことにより、
使用者側に面倒な時間管理を強いることなく、常
に適正な書込あるは消去の時間をメモリセルにお
いて実現できるようにし、これにより時間管理の
面倒から開放されて非常に使いやすくすることが
できるという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照
しながら説明する。
しながら説明する。
なお、図面において同一あるいは相当する部分
は同一符号で示す。
は同一符号で示す。
第１図は、この発明による不揮発性半導体記憶
装置の一実施例を示す。同図に示す不発揮性半導
体記憶装置は、前述したEEPROMとして構成さ
れたものであつて、電気的な書込および消去を行
なうことができる。同図に示すROMは、先ず、
メモリマトリツクス１０、XYデコーダ１２、ア
ドレバツフア１４、読出し回路１６、書込回路１
８、出力バツフア２０、および入力バツフア２２
を有する。そして、電源電圧Vccにより動作し、
アドレスデータＡ０〜Anによつて選択されるメ
モリセルに記憶されたデータが、記憶データ入出
力端子Ｉ／Ｏから読出されるようになつている。
さらに、各メモリセルの記憶データは、ゲート書
込回路２４、消去回路２６、書込・消去電圧発生
回路２８、インバータ３０、およびパルス発生回
路３２により、書込および消去を行なうことがで
きるようになつている。パルス発生回路３２は、
外部から書込あるいは消去のために与えられる制
御信号すなわちプログラム信号Poによつて起動
されて一定時間幅のパルス信号Piを発するように
構成されている。このパルス発生回路３２は、具
体的には単安定マルチバイブレータMMを用いて
構成することができる。
装置の一実施例を示す。同図に示す不発揮性半導
体記憶装置は、前述したEEPROMとして構成さ
れたものであつて、電気的な書込および消去を行
なうことができる。同図に示すROMは、先ず、
メモリマトリツクス１０、XYデコーダ１２、ア
ドレバツフア１４、読出し回路１６、書込回路１
８、出力バツフア２０、および入力バツフア２２
を有する。そして、電源電圧Vccにより動作し、
アドレスデータＡ０〜Anによつて選択されるメ
モリセルに記憶されたデータが、記憶データ入出
力端子Ｉ／Ｏから読出されるようになつている。
さらに、各メモリセルの記憶データは、ゲート書
込回路２４、消去回路２６、書込・消去電圧発生
回路２８、インバータ３０、およびパルス発生回
路３２により、書込および消去を行なうことがで
きるようになつている。パルス発生回路３２は、
外部から書込あるいは消去のために与えられる制
御信号すなわちプログラム信号Poによつて起動
されて一定時間幅のパルス信号Piを発するように
構成されている。このパルス発生回路３２は、具
体的には単安定マルチバイブレータMMを用いて
構成することができる。
メモリマトリツクス１０を構成する各メモリセ
ルはそれぞれMOSトランジスタにより構成され
る。このMOSトランシスタとしてはフローテイ
ングゲート構造のもの又は窒化膜に電荷を蓄積す
るMNOS構造のものが使用可能である。本実施
例ではフローテイングゲート構造のMOSトラン
ジスタが用いられる。フローテイングゲート構造
の場合は、記憶データの書込は、そのゲートへの
電荷の蓄積によつて行なわれる。また、その消去
はゲート蓄積電荷を放出させることにより行なわ
れる。ゲートへの電荷の蓄積あるいはゲートから
の電荷の放出は、書込・消去電圧発生回路２８に
て発生される高電圧を用いて、ゲート書込回路２
４あるいは消去回路２６により行なわれる。
ルはそれぞれMOSトランジスタにより構成され
る。このMOSトランシスタとしてはフローテイ
ングゲート構造のもの又は窒化膜に電荷を蓄積す
るMNOS構造のものが使用可能である。本実施
例ではフローテイングゲート構造のMOSトラン
ジスタが用いられる。フローテイングゲート構造
の場合は、記憶データの書込は、そのゲートへの
電荷の蓄積によつて行なわれる。また、その消去
はゲート蓄積電荷を放出させることにより行なわ
れる。ゲートへの電荷の蓄積あるいはゲートから
の電荷の放出は、書込・消去電圧発生回路２８に
て発生される高電圧を用いて、ゲート書込回路２
４あるいは消去回路２６により行なわれる。
第２図は第１図のROMの動作タイミングの一
例を示す。同図において、先ず、書込を行なう場
合は、アドレスデータＡ０〜Anによりメモリセ
ルを選択するとともに、入出力端子Ｉ／Ｏに書込
むべきデータを与える。さらに、チツプアセレク
ト信号をＨレベルに設定して書込の状態とす
る。そして、外部からプログラム信号Poを与え
る。このとき、その外部プログラム信号Poは直
接には書込制御信号とはならず、上記パルス発生
回路３２の起動信号となる。これにより、そのパ
ルス発生回路３２は一定時間幅wiのパルス信号
Piを発する。この信号Piが内部における書込・消
去信号すなわち内部プログラク信号として上記ゲ
ート書込回路２４に与えられる。こりにより、メ
モリセルへの書込時間は、外部から与えられるプ
ログラム信号Poの時間幅Woに拘らず、内部にて
作り出される上記プログラム信号Piの時間幅Wi
によつて常に一定となる。従つて、外部から与え
るプログラム信号Poの時間幅が長すぎても、あ
るいは反対に短かすぎても、常に適正な書込状態
を得ることができる。これにより、使用者を時間
管理の面倒から解放して非常に使いやすい不揮発
性半導体記憶装置とすることができる。
例を示す。同図において、先ず、書込を行なう場
合は、アドレスデータＡ０〜Anによりメモリセ
ルを選択するとともに、入出力端子Ｉ／Ｏに書込
むべきデータを与える。さらに、チツプアセレク
ト信号をＨレベルに設定して書込の状態とす
る。そして、外部からプログラム信号Poを与え
る。このとき、その外部プログラム信号Poは直
接には書込制御信号とはならず、上記パルス発生
回路３２の起動信号となる。これにより、そのパ
ルス発生回路３２は一定時間幅wiのパルス信号
Piを発する。この信号Piが内部における書込・消
去信号すなわち内部プログラク信号として上記ゲ
ート書込回路２４に与えられる。こりにより、メ
モリセルへの書込時間は、外部から与えられるプ
ログラム信号Poの時間幅Woに拘らず、内部にて
作り出される上記プログラム信号Piの時間幅Wi
によつて常に一定となる。従つて、外部から与え
るプログラム信号Poの時間幅が長すぎても、あ
るいは反対に短かすぎても、常に適正な書込状態
を得ることができる。これにより、使用者を時間
管理の面倒から解放して非常に使いやすい不揮発
性半導体記憶装置とすることができる。
消去の場合は、チツプセレクト信号をＬレ
ベルにして行なう。この場合も、消去時間は、外
部プログラム信号Poの時間幅Woに拘らず、上記
パルス発生回路３２から発せられる内部プログラ
ム信号Piの時間幅Wiによつて一定に保たれるの
で、、消去しすぎ、あるいは消去不足となる心配
はない。もちろん、書込過ぎあるいは消去し過ぎ
によるセルの破壊あるいは劣化の恐れも全くなく
なる。
ベルにして行なう。この場合も、消去時間は、外
部プログラム信号Poの時間幅Woに拘らず、上記
パルス発生回路３２から発せられる内部プログラ
ム信号Piの時間幅Wiによつて一定に保たれるの
で、、消去しすぎ、あるいは消去不足となる心配
はない。もちろん、書込過ぎあるいは消去し過ぎ
によるセルの破壊あるいは劣化の恐れも全くなく
なる。
なお、消去は、メモリセル単位で行なつてもよ
いが、コラム単位あるいは全メモリセルを対象に
して一挙に行なうようにしてもよい。また、書込
あるいは消去のための高電圧は、外部から供給す
るようにしてもよい。
いが、コラム単位あるいは全メモリセルを対象に
して一挙に行なうようにしてもよい。また、書込
あるいは消去のための高電圧は、外部から供給す
るようにしてもよい。
また、上記内部プログラム信号Piを時間幅Wi
はROMの用途に応じて任意に設定することがで
きる。例えば、記憶の保存年数を優先させたい場
合は、その時間幅Wiを長めに設定する。また、
書込時間の高速化を優先させたい場合は短めに設
定する。この場合、実施例において注目すべきこ
とは、上記パルス発生回路３２を書込と消去の両
方にて共用されるようにしたことにより、書込時
間と消去時間とが互いに同じ長さにバランスよく
設定されるようになつていることである。これに
より、書込時間を長めにしても、あるいは短かめ
にしても、消去と書込が過不足なく常に最適な状
態で行なわれるようになる。
はROMの用途に応じて任意に設定することがで
きる。例えば、記憶の保存年数を優先させたい場
合は、その時間幅Wiを長めに設定する。また、
書込時間の高速化を優先させたい場合は短めに設
定する。この場合、実施例において注目すべきこ
とは、上記パルス発生回路３２を書込と消去の両
方にて共用されるようにしたことにより、書込時
間と消去時間とが互いに同じ長さにバランスよく
設定されるようになつていることである。これに
より、書込時間を長めにしても、あるいは短かめ
にしても、消去と書込が過不足なく常に最適な状
態で行なわれるようになる。
以上のように、この発明による不揮発性記憶装
置では、例えばプロセスのばらつきによりパルス
発生回路で発生されるパルスの幅が変動したとし
ても、書込時間と消去時間とが互いに同じ長さに
バランスよく設定されるようになるとともに、使
用者が外部で正確なパルス幅のプログラム信号を
作つてやらなくても内部で一定のパルス幅の信号
が形成されるので、使用者側に面倒な時間管理を
強いることなく、常に適正な書込あるいは消去の
時間を各メモリセルにおいて実現できるように
し、これにより時間管理の面倒から解放されて非
常に使いやすくすることができる。
置では、例えばプロセスのばらつきによりパルス
発生回路で発生されるパルスの幅が変動したとし
ても、書込時間と消去時間とが互いに同じ長さに
バランスよく設定されるようになるとともに、使
用者が外部で正確なパルス幅のプログラム信号を
作つてやらなくても内部で一定のパルス幅の信号
が形成されるので、使用者側に面倒な時間管理を
強いることなく、常に適正な書込あるいは消去の
時間を各メモリセルにおいて実現できるように
し、これにより時間管理の面倒から解放されて非
常に使いやすくすることができる。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものでなく、その要旨を逸脱しな
い範囲で種々の変更が可能であることはいうまで
もない。例えば、上記パルス発生回路３２は、単
安定マルチパイプレータMM以外のもの、例えば
外部クロツクを利用して一定時間幅のパルスを発
生させるようにしたものでもよい。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものでなく、その要旨を逸脱しな
い範囲で種々の変更が可能であることはいうまで
もない。例えば、上記パルス発生回路３２は、単
安定マルチパイプレータMM以外のもの、例えば
外部クロツクを利用して一定時間幅のパルスを発
生させるようにしたものでもよい。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野である
EEPROMについて説明したが、それに限定され
るものではなく、例えばEAROM（electrcally
alterable ROM）や紫外線消去型のEPROMな
どにも適用できる。
れた発明をその背景となつた利用分野である
EEPROMについて説明したが、それに限定され
るものではなく、例えばEAROM（electrcally
alterable ROM）や紫外線消去型のEPROMな
どにも適用できる。
第１図はこの発明による不揮発性半導体記憶装
置の一実施例を示すブロツク図である。第２図は
その動作タイミングの一例を示すチヤートであ
る。 １０……メモリマトリツクス、１２……XYデ
コーダ、１４……アドレスバツフア、１６……読
出回路、１８……書込回路、２０……出力バツフ
ア、２２……入力バツフア、２４……ゲート書込
回路、２６……消去回路、２８……書込・消去電
圧発生回路、３０……インバータ、３２……パル
ス発生回路（単安定マルチバイブレータMM）、
Vcc……電源電圧、Ａ０〜An……アドレスデー
タ、Ｉ／Ｏ……記憶データ入出力端子、CS……
チツプセレクト信号、Po……外部からの書込・
消去制御信号（外部プログラム信号）、Pi……内
部における書込・消去信号（内部プログラム信
号）、Wo……外部プログラム信号の時間幅、Wi
……内部プログラム信号の時間幅。
置の一実施例を示すブロツク図である。第２図は
その動作タイミングの一例を示すチヤートであ
る。 １０……メモリマトリツクス、１２……XYデ
コーダ、１４……アドレスバツフア、１６……読
出回路、１８……書込回路、２０……出力バツフ
ア、２２……入力バツフア、２４……ゲート書込
回路、２６……消去回路、２８……書込・消去電
圧発生回路、３０……インバータ、３２……パル
ス発生回路（単安定マルチバイブレータMM）、
Vcc……電源電圧、Ａ０〜An……アドレスデー
タ、Ｉ／Ｏ……記憶データ入出力端子、CS……
チツプセレクト信号、Po……外部からの書込・
消去制御信号（外部プログラム信号）、Pi……内
部における書込・消去信号（内部プログラム信
号）、Wo……外部プログラム信号の時間幅、Wi
……内部プログラム信号の時間幅。
Claims (1)
- １ メモリセルに対する書込みパルスを発生する
書込み回路と、メモリセルに対する消去パルスを
発生する消去回路とを備え、電気的に書込みおよ
び消去が可能な不揮発性半導体記憶装置におい
て、外部から書込み・消去のタイミングを与える
トリガ信号が入力される入力端子と、上記トリガ
信号を受けて起動され、一定の時間幅を有するパ
ルス信号を発生するパルス発生回路とを設け、該
パルス発生回路で発生されたパルス信号を上記書
込み回路および消去回路に供給して、書込みパル
スのパルス幅と消去パルスのパルス幅が同一にな
るようにしたことを特徴とする不揮発性半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065331A JPS59191196A (ja) | 1983-04-15 | 1983-04-15 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065331A JPS59191196A (ja) | 1983-04-15 | 1983-04-15 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59191196A JPS59191196A (ja) | 1984-10-30 |
| JPH0557680B2 true JPH0557680B2 (ja) | 1993-08-24 |
Family
ID=13283821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065331A Granted JPS59191196A (ja) | 1983-04-15 | 1983-04-15 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191196A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628397A (ja) * | 1985-07-03 | 1987-01-16 | Hitachi Ltd | 半導体装置 |
| JP2582770B2 (ja) * | 1987-03-31 | 1997-02-19 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JPS63298895A (ja) * | 1987-05-29 | 1988-12-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ装置 |
| KR900019027A (ko) * | 1988-05-23 | 1990-12-22 | 미다 가쓰시게 | 불휘발성 반도체 기억장치 |
| US11694751B2 (en) * | 2019-11-30 | 2023-07-04 | Semibrain Inc. | Logic compatible flash memory programming with a pulse width control scheme |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815553B2 (ja) * | 1980-01-18 | 1983-03-26 | エレクトロ−ブリテ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング ウント コンパニ−．コマンデツト ゲゼルシヤフト | 錫の光沢被覆を電着するための酸性の錫浴 |
-
1983
- 1983-04-15 JP JP58065331A patent/JPS59191196A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59191196A (ja) | 1984-10-30 |
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