JPH0734313B2 - Ｉｃメモリ装置 - Google Patents
Ｉｃメモリ装置Info
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- JPH0734313B2 JPH0734313B2 JP17542185A JP17542185A JPH0734313B2 JP H0734313 B2 JPH0734313 B2 JP H0734313B2 JP 17542185 A JP17542185 A JP 17542185A JP 17542185 A JP17542185 A JP 17542185A JP H0734313 B2 JPH0734313 B2 JP H0734313B2
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- JP
- Japan
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- fet
- decoder
- fuse
- floating gate
- power supply
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ICメモリ装置に関し、特にデータの書込み／
消去機能を制限することができる電気的に書込み／消去
可能な読出し専用メモリ装置（Electric Erasable Pr
ogramable Read Only Memory,以下EEPROMと呼ぶ）に
関するものである。
消去機能を制限することができる電気的に書込み／消去
可能な読出し専用メモリ装置（Electric Erasable Pr
ogramable Read Only Memory,以下EEPROMと呼ぶ）に
関するものである。
従来、ICを用いたカード型の読出し専用メモリは、例え
ば特開昭58−133699号公報に記載されている技術のよう
に、メモリセル全体を同時に書込み不可能とする構成に
なつている。すなわち、磁気記録されたカードでは、記
録されたデータを消したり、書き換えたりすることがで
きたので、上記の先願技術では、カードに書き込まれた
データが書き換えられないように、カードに埋込まれた
ICメモリにデータを書込んだ後、書込みゲートラインの
ヒユーズを切断して書込まれたデータの書き換えを防止
している。
ば特開昭58−133699号公報に記載されている技術のよう
に、メモリセル全体を同時に書込み不可能とする構成に
なつている。すなわち、磁気記録されたカードでは、記
録されたデータを消したり、書き換えたりすることがで
きたので、上記の先願技術では、カードに書き込まれた
データが書き換えられないように、カードに埋込まれた
ICメモリにデータを書込んだ後、書込みゲートラインの
ヒユーズを切断して書込まれたデータの書き換えを防止
している。
しかし、このように全体を同時に書込み不可能にする方
法では、半導体技術が進歩してカード内に大容量のICメ
モリを埋込むことが可能になつた場合に、特定アドレス
のみを任意に書込み不可能領域として、その他の領域を
書込み可能にすることにより、ICメモリの応用範囲を大
きく拡大する等の方法がとれず、融通性が抑制されてし
まう。
法では、半導体技術が進歩してカード内に大容量のICメ
モリを埋込むことが可能になつた場合に、特定アドレス
のみを任意に書込み不可能領域として、その他の領域を
書込み可能にすることにより、ICメモリの応用範囲を大
きく拡大する等の方法がとれず、融通性が抑制されてし
まう。
〔発明の目的〕 本発明の目的は、このような従来の問題を改善し、選択
的に書込み／消去ができるようにして、汎用性、融通性
に富み、カードの適用分野を拡大することができるICメ
モリ装置を提供することにある。
的に書込み／消去ができるようにして、汎用性、融通性
に富み、カードの適用分野を拡大することができるICメ
モリ装置を提供することにある。
上記目的を達成するため、本発明のICメモリ装置は、電
気的に書込みおよび消去が可能なメモリセル・マトリク
スを有する読出専用メモリ装置において、該メモリセル
・マトリクスのブロツクごとに、ヒユーズ等の恒久破壊
素子と該破壊素子を破壊する手段を備え、特定アドレス
を入力したときのみ、上記破壊手段を動作させて、書込
みおよび消去を不可能にすることに特徴がある。
気的に書込みおよび消去が可能なメモリセル・マトリク
スを有する読出専用メモリ装置において、該メモリセル
・マトリクスのブロツクごとに、ヒユーズ等の恒久破壊
素子と該破壊素子を破壊する手段を備え、特定アドレス
を入力したときのみ、上記破壊手段を動作させて、書込
みおよび消去を不可能にすることに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示すEEPROMの内部ブロツ
ク図であつて、フローテイングゲート形MOSFET（Metal
Oxided Semiconducter−Field Effect Transisto
r）をメモリセルとして使用した場合を示している。第
１図において、１はマトリクス状に配列されたメモリセ
ルユニツトである。マトリクスの縦列をＸ、横行をＹと
すると、２がＸ側デコーダであり、３がＹ側デコーダで
ある。４は、外部とのデータの授受を行う双方向データ
バツフアである。▲▼信号は、デコーダ2,3および
データバツフア４を能動状態とする制御入力信号であ
る。▲▼信号は、データバツフア４を出力動作させ
るための制御入力信号である。また、５はフローテイン
グゲート形MOS−FETのメモリセルであつて、Ｘデコーダ
出力線にソース、Ｙデコーダ出力線にゲート、抵抗６を
介した電源線にドレインをそれぞれ接続している。６
は、プルアツプ抵抗、７は電源線に接続されたセンスア
ンプ、8,12,14,15,16はANDゲート、９〜11はインバー
タ、13はORゲート、117〜21,23はMOS−FET、22はポリシ
リコン等の材料で構成されたヒユーズ素子である。フロ
ーテイングゲート形MOS−FETメモリセル５では、フロー
テイングゲートに電荷を蓄えている時がデータ“1"、電
荷のない時がデータ“0"として動作する。鎖線内の回路
28は書込み／消去制御回路であり、データバツフア４の
ビツト数分だけ存在するが、ここでは１ビツト分のみを
詳細に示し、他は省略している。鎖線内の回路29は、読
出し動作を行わせるための制御回路であり、EEPROM内に
１つの回路だけ設けられており、その出力はＹデコーダ
出力とメモリセルユニツトのフローテイングゲート形MO
S−FETの共通のゲート入力との間に設けられるMOS−FET
19のゲートに接続される。さらに、鎖線内の回路30は、
書込み／消去およびヒユーズ切断の制御回路であり、Ｙ
デコーダの出力線数分だけ存在する。この回路30の中
で、MOS−FET20,23、ヒユーズ22,ANDゲート14,16、ORゲ
ート13がヒユーズ切断に動作する回路である。
ク図であつて、フローテイングゲート形MOSFET（Metal
Oxided Semiconducter−Field Effect Transisto
r）をメモリセルとして使用した場合を示している。第
１図において、１はマトリクス状に配列されたメモリセ
ルユニツトである。マトリクスの縦列をＸ、横行をＹと
すると、２がＸ側デコーダであり、３がＹ側デコーダで
ある。４は、外部とのデータの授受を行う双方向データ
バツフアである。▲▼信号は、デコーダ2,3および
データバツフア４を能動状態とする制御入力信号であ
る。▲▼信号は、データバツフア４を出力動作させ
るための制御入力信号である。また、５はフローテイン
グゲート形MOS−FETのメモリセルであつて、Ｘデコーダ
出力線にソース、Ｙデコーダ出力線にゲート、抵抗６を
介した電源線にドレインをそれぞれ接続している。６
は、プルアツプ抵抗、７は電源線に接続されたセンスア
ンプ、8,12,14,15,16はANDゲート、９〜11はインバー
タ、13はORゲート、117〜21,23はMOS−FET、22はポリシ
リコン等の材料で構成されたヒユーズ素子である。フロ
ーテイングゲート形MOS−FETメモリセル５では、フロー
テイングゲートに電荷を蓄えている時がデータ“1"、電
荷のない時がデータ“0"として動作する。鎖線内の回路
28は書込み／消去制御回路であり、データバツフア４の
ビツト数分だけ存在するが、ここでは１ビツト分のみを
詳細に示し、他は省略している。鎖線内の回路29は、読
出し動作を行わせるための制御回路であり、EEPROM内に
１つの回路だけ設けられており、その出力はＹデコーダ
出力とメモリセルユニツトのフローテイングゲート形MO
S−FETの共通のゲート入力との間に設けられるMOS−FET
19のゲートに接続される。さらに、鎖線内の回路30は、
書込み／消去およびヒユーズ切断の制御回路であり、Ｙ
デコーダの出力線数分だけ存在する。この回路30の中
で、MOS−FET20,23、ヒユーズ22,ANDゲート14,16、ORゲ
ート13がヒユーズ切断に動作する回路である。
このように、このEEPROMでは、書込み／消去は入力され
るアドレス信号によりメモリセルのブロツクが選択され
て、書込み／消去制御回路28により行われる。また、こ
のメモリセルのブロツク単位に書込み／消去およびヒユ
ーズ切断制御回路30が設けられ、ヒユーズ等の恒久破壊
素子を切断することにより、対応するメモリブロツクの
書込み／消去を不可能にして、読出し専用にする。
るアドレス信号によりメモリセルのブロツクが選択され
て、書込み／消去制御回路28により行われる。また、こ
のメモリセルのブロツク単位に書込み／消去およびヒユ
ーズ切断制御回路30が設けられ、ヒユーズ等の恒久破壊
素子を切断することにより、対応するメモリブロツクの
書込み／消去を不可能にして、読出し専用にする。
先ず、データを消去する場合、メモリセル５のドレイン
Ｄに対し、書込み／消去時のみ使用する高電圧Vppを書
込み／消去制御回路28のMOS−FET18を介して印加すると
同時に、メモリセル５のゲートＧに対し、書込み／消去
およびヒユーズ切断制御回路30内のMOS−FET21およびヒ
ユーズ22を介してアース電位（0V）を印加して、フロー
テイングゲートの電荷をデイスチヤージすることによ
り、データを消去する。すなわち、メモリセル５のドレ
インＤには、消去動作を行うためのERASE信号が与えら
れることにより、制御回路28内のMOS−FET18が導通し、
続いて高電圧Vppを印加することにより、上記MOS−FET1
8を介してドレインＤに高電圧が加わる。次に、メモリ
セル５のゲートには、ANDゲート15でERASE信号と選択さ
れたＹデコーダ３の出力との論理積がとられ、ゲート15
が開くことによりMOS−FET21が導通するため、ヒユーズ
22を介して0V電位が印加される。これによつて、負に荷
電されていたフローテイングゲートが、ゲートＧの0Vと
ドレインＤの高電圧Vppに放電されて、電荷がなくなる
ため、Ｘデコーダ２およびＹデコーダ３で選択されたメ
モリセル５のデータは消去される。
Ｄに対し、書込み／消去時のみ使用する高電圧Vppを書
込み／消去制御回路28のMOS−FET18を介して印加すると
同時に、メモリセル５のゲートＧに対し、書込み／消去
およびヒユーズ切断制御回路30内のMOS−FET21およびヒ
ユーズ22を介してアース電位（0V）を印加して、フロー
テイングゲートの電荷をデイスチヤージすることによ
り、データを消去する。すなわち、メモリセル５のドレ
インＤには、消去動作を行うためのERASE信号が与えら
れることにより、制御回路28内のMOS−FET18が導通し、
続いて高電圧Vppを印加することにより、上記MOS−FET1
8を介してドレインＤに高電圧が加わる。次に、メモリ
セル５のゲートには、ANDゲート15でERASE信号と選択さ
れたＹデコーダ３の出力との論理積がとられ、ゲート15
が開くことによりMOS−FET21が導通するため、ヒユーズ
22を介して0V電位が印加される。これによつて、負に荷
電されていたフローテイングゲートが、ゲートＧの0Vと
ドレインＤの高電圧Vppに放電されて、電荷がなくなる
ため、Ｘデコーダ２およびＹデコーダ３で選択されたメ
モリセル５のデータは消去される。
次に、データの書込みを行う場合、メモリセル５のドレ
インＤに0V電位を印加し、ゲートＧに高電圧Vppを印加
することにより行う。ドレインＤには、バツフア４への
入力データが“1"のときのみ、ANDゲート８にWRITE信号
とセンスアンプ７から出力されたデータが入力されて、
出力が“1"となり、MOS−FET17を導通させることによ
り、0V電位を印加する。一方、ゲートＧには、ORゲート
13を介して入力されたWRITE信号によりANDゲート14が開
かれることによつて、選択されたＹデコーダ３の出力が
MOS−FET20を導通し、入力された高電圧VppがそのMOS−
FET20とヒユーズ22を経由して印加される。ドレインＤ
に0V電位、ゲートＧに高電圧Vppが印加されることによ
り、境界面近くに高いエネルギを持つた電子と正孔が発
生し、障壁は正孔に比べて電子に対する方が小さいの
で、電子が酸化膜の障壁を飛び越えてフローテイングゲ
ートに注入される。この結果、フローテイングゲートは
負に荷電され、データ“1"が書込まれたことになる。バ
ツフア４に入力された書込みデータが“0"の場合には、
ANDゲート８が開かず、MOS−FET17を導通しないため、
メモリセル５のドレインＤには0V電位が印加されない。
従つて、フローテイングゲートには電子が注入されず、
電荷は蓄積されないため、データ“0"が書込まれる。
インＤに0V電位を印加し、ゲートＧに高電圧Vppを印加
することにより行う。ドレインＤには、バツフア４への
入力データが“1"のときのみ、ANDゲート８にWRITE信号
とセンスアンプ７から出力されたデータが入力されて、
出力が“1"となり、MOS−FET17を導通させることによ
り、0V電位を印加する。一方、ゲートＧには、ORゲート
13を介して入力されたWRITE信号によりANDゲート14が開
かれることによつて、選択されたＹデコーダ３の出力が
MOS−FET20を導通し、入力された高電圧VppがそのMOS−
FET20とヒユーズ22を経由して印加される。ドレインＤ
に0V電位、ゲートＧに高電圧Vppが印加されることによ
り、境界面近くに高いエネルギを持つた電子と正孔が発
生し、障壁は正孔に比べて電子に対する方が小さいの
で、電子が酸化膜の障壁を飛び越えてフローテイングゲ
ートに注入される。この結果、フローテイングゲートは
負に荷電され、データ“1"が書込まれたことになる。バ
ツフア４に入力された書込みデータが“0"の場合には、
ANDゲート８が開かず、MOS−FET17を導通しないため、
メモリセル５のドレインＤには0V電位が印加されない。
従つて、フローテイングゲートには電子が注入されず、
電荷は蓄積されないため、データ“0"が書込まれる。
次に、データの読取り時の動作を説明する。読取り時に
は、読取り制御回路29において、WRITE信号、ERASE信号
およびPROG信号がいずれも“0"であるため、インバータ
9,10,11を介してANDゲート12に“1"が入力されるため、
ANDゲート12が開き、その出力信号によりMOS−FET19を
導通する。これによつて、Ｙデコーダ３の出力がメモリ
セル５のゲートＧに印加される。もし、メモリセル５の
フローテイングゲートに電荷が蓄積されていれば、ゲー
トＧに入力された電位とこの電荷の負電位が相殺され、
メモリセル５は導通されないため、ドレインＤがプルア
ツプ抵抗６により電位Vccにバイアスされて、その電位
がセンスアンプ７およびバツフア４を経由して出力され
る。この場合、読取りデータは、“1"である。
は、読取り制御回路29において、WRITE信号、ERASE信号
およびPROG信号がいずれも“0"であるため、インバータ
9,10,11を介してANDゲート12に“1"が入力されるため、
ANDゲート12が開き、その出力信号によりMOS−FET19を
導通する。これによつて、Ｙデコーダ３の出力がメモリ
セル５のゲートＧに印加される。もし、メモリセル５の
フローテイングゲートに電荷が蓄積されていれば、ゲー
トＧに入力された電位とこの電荷の負電位が相殺され、
メモリセル５は導通されないため、ドレインＤがプルア
ツプ抵抗６により電位Vccにバイアスされて、その電位
がセンスアンプ７およびバツフア４を経由して出力され
る。この場合、読取りデータは、“1"である。
次に、フローテイングゲートに電荷の蓄積がない場合に
は、Ｙデコーダ３からの出力がメモリセル５のゲートに
印加されると、低電位に接続されたソースＳと、高電位
Vccに接続されたドレインＤとの間で導通し、ソースＳ
に接続されたＸデコーダ２の低電位がドレインＤを介し
て、センスアンプ７からバツフア４を通り出力される。
この場合の読取りデータは、“0"である。
は、Ｙデコーダ３からの出力がメモリセル５のゲートに
印加されると、低電位に接続されたソースＳと、高電位
Vccに接続されたドレインＤとの間で導通し、ソースＳ
に接続されたＸデコーダ２の低電位がドレインＤを介し
て、センスアンプ７からバツフア４を通り出力される。
この場合の読取りデータは、“0"である。
このように、メモリセル５のデータを消去するときに
は、MOS−FET21のソースに接続された0V電位をヒユーズ
22を介してセル５のゲートＧに印加し、またメモリセル
５にデータを書込むときには、MOS−FET20のドレインに
接続された高電位Vppをヒユーズ22を介してセル５のゲ
ートＧに印加する。従つて、書込み／消去動作時には、
必ずヒユーズ22を経由して信号を伝達するため、このヒ
ユーズを切断すれば、書込み／消去動作は不可能とな
る。これに対して、読取り動作においては、Ｙデコーダ
３の出力を直接にセル５のゲートＧに印加するため、ヒ
ユーズ22の有無に関係なく読取り動作が行われる。
は、MOS−FET21のソースに接続された0V電位をヒユーズ
22を介してセル５のゲートＧに印加し、またメモリセル
５にデータを書込むときには、MOS−FET20のドレインに
接続された高電位Vppをヒユーズ22を介してセル５のゲ
ートＧに印加する。従つて、書込み／消去動作時には、
必ずヒユーズ22を経由して信号を伝達するため、このヒ
ユーズを切断すれば、書込み／消去動作は不可能とな
る。これに対して、読取り動作においては、Ｙデコーダ
３の出力を直接にセル５のゲートＧに印加するため、ヒ
ユーズ22の有無に関係なく読取り動作が行われる。
本実施例においては、特定のアドレスに対してのみヒユ
ーズ22を切断するようにして、特定領域のみを書込み／
消去不可能にするのである。
ーズ22を切断するようにして、特定領域のみを書込み／
消去不可能にするのである。
ヒユーズ22を切断する場合には、ANDゲート14および16
において、Ｙデコーダ３の出力とヒユーズ切断を行う制
御信号PROG入力の論理積をとり、MOS−FET20および23を
導通して強制的にヒユーズ22に電流を流し、切断する。
すなわち、MOS−FET20を導通してヒユーズ22の一端に高
電位Vppを印加するとともに、MOS−FET23を導通してヒ
ユーズ22の他端に0V電位を印加することにより、Vpp→F
ET20→ヒユーズ22→FET23→0Vの経路で強制的に電流を
流し、ヒユーズ22を切断する。
において、Ｙデコーダ３の出力とヒユーズ切断を行う制
御信号PROG入力の論理積をとり、MOS−FET20および23を
導通して強制的にヒユーズ22に電流を流し、切断する。
すなわち、MOS−FET20を導通してヒユーズ22の一端に高
電位Vppを印加するとともに、MOS−FET23を導通してヒ
ユーズ22の他端に0V電位を印加することにより、Vpp→F
ET20→ヒユーズ22→FET23→0Vの経路で強制的に電流を
流し、ヒユーズ22を切断する。
なお、本実施例においては、Ｙデコーダ３の出力側にヒ
ユーズ22を設置しているため、書込み／消去動作を不可
能とするブロツクは、Ｙデコーダ３の出力に接続された
メモリセル５が単位となる。つまり、同一のＹデコーダ
出力線に接続されたメモリセル群が、書込み／消去のブ
ロツク単位として領域化される。
ユーズ22を設置しているため、書込み／消去動作を不可
能とするブロツクは、Ｙデコーダ３の出力に接続された
メモリセル５が単位となる。つまり、同一のＹデコーダ
出力線に接続されたメモリセル群が、書込み／消去のブ
ロツク単位として領域化される。
また、本実施例では、ヒユーズ22を用いているが、この
他にアバランシエ破壊形のMOS−FETを用いても実現する
ことができ、さらに恒久的に破壊される素子であれば、
同等の機能を簡単に実現することが可能である。
他にアバランシエ破壊形のMOS−FETを用いても実現する
ことができ、さらに恒久的に破壊される素子であれば、
同等の機能を簡単に実現することが可能である。
また、第１図の構成のICメモリを、マイクロコンピユー
タ等の素子とともに同一チツプ上に搭載し、１チツプ・
マイクロコンピユータのような複合機能素子として機能
させることも可能である。
タ等の素子とともに同一チツプ上に搭載し、１チツプ・
マイクロコンピユータのような複合機能素子として機能
させることも可能である。
第２図は、本発明のICメモリを適用したICカードの構成
図である。
図である。
本発明は、第２図に示すようなICカードに適用した場合
に有効である。
に有効である。
24はICカードの母材である樹脂、25は入出力端子、26は
マイクロコンピュータ、27は本発明によるEEPROMであ
る。入出力端子25には、I/O端子、リセツト端子（RS
T）、クロツク端子（CLK）、電源端子（Vcc）、クラン
ド端子（GND）、高電圧端子（Vpp）がある。これらの外
部からの入力信号は、一旦マイクロコンピユータ26に入
力されるものと、並列にEEPROM27にも供給される電源関
係のものとに分かれる。マイクロコンピユータ26からEE
PROM27に対しては、アクセスすべきアドレス、書込み／
読出しのためのデータ、デコーダ2,3とデータバツフア
４を能動状態にする制御入力信号▲▼、データバツ
フア４を出力動作させるための制御入力信号▲▼、
書込みのためのライト信号WRITE、消去のためのイレー
ズ信号ERASE、書込み／消去動作を不可能にするための
プログラム信号PROGがある。EEPROM27のメモリマトリク
スにおいて、Ｙデコーダ出力に対応してそれぞれ設けら
れた書込み／消去制御およびヒユーズ切断回路30のうち
の任意のものに対して、ヒユーズを切断することによ
り、Ｙデコーダ出力に対応した特定アドレスが入力した
ときのみ、書込み／消去が不可能で、読出し専用とな
り、その他のアドレスが入力したときには、読出しは勿
論のこと、書込みおよび消去も可能となる。
マイクロコンピュータ、27は本発明によるEEPROMであ
る。入出力端子25には、I/O端子、リセツト端子（RS
T）、クロツク端子（CLK）、電源端子（Vcc）、クラン
ド端子（GND）、高電圧端子（Vpp）がある。これらの外
部からの入力信号は、一旦マイクロコンピユータ26に入
力されるものと、並列にEEPROM27にも供給される電源関
係のものとに分かれる。マイクロコンピユータ26からEE
PROM27に対しては、アクセスすべきアドレス、書込み／
読出しのためのデータ、デコーダ2,3とデータバツフア
４を能動状態にする制御入力信号▲▼、データバツ
フア４を出力動作させるための制御入力信号▲▼、
書込みのためのライト信号WRITE、消去のためのイレー
ズ信号ERASE、書込み／消去動作を不可能にするための
プログラム信号PROGがある。EEPROM27のメモリマトリク
スにおいて、Ｙデコーダ出力に対応してそれぞれ設けら
れた書込み／消去制御およびヒユーズ切断回路30のうち
の任意のものに対して、ヒユーズを切断することによ
り、Ｙデコーダ出力に対応した特定アドレスが入力した
ときのみ、書込み／消去が不可能で、読出し専用とな
り、その他のアドレスが入力したときには、読出しは勿
論のこと、書込みおよび消去も可能となる。
ICカードの用途には多種のものがあるが、例えば、キヤ
ツシユカード等の用途においては、EEPROMに記憶する内
容のうち、暗証番号やマイクロコンピユーターの制御プ
ログラムのように、絶対に書き替えられてはならない内
容と、書き替えられても後でまた修正可能か、あるいは
書き替えられても悪用できないような内容のものとに大
別できる。従来のEEPROMでは、構造的にすべてのデータ
が書き替えられる可能性があつた。メモリマトリクス中
に書き替え不可能なデータを配置するためには、その箇
所にだけ異なる素子，、例えばPROM（Programable Rea
d Only Memory）を並列に使用する必要がある。一
方、ICカードは強度的には非常に弱く、内蔵されるICチ
ツプ数が極力少ない方が信頼性は向上するため、マイク
ロコンピユータの他に複数個のチツプを内蔵させること
は困難であつた。本実施例においては、第２図に示すよ
うに、ICカードにマイクロコンピユータ26の他に１チツ
プのEEPROM27を内蔵すればよく、かつ書込み／消去不可
能エリアを任意に設定できるので、融通性に富み、ICカ
ードの適用分野を拡大させることができる。
ツシユカード等の用途においては、EEPROMに記憶する内
容のうち、暗証番号やマイクロコンピユーターの制御プ
ログラムのように、絶対に書き替えられてはならない内
容と、書き替えられても後でまた修正可能か、あるいは
書き替えられても悪用できないような内容のものとに大
別できる。従来のEEPROMでは、構造的にすべてのデータ
が書き替えられる可能性があつた。メモリマトリクス中
に書き替え不可能なデータを配置するためには、その箇
所にだけ異なる素子，、例えばPROM（Programable Rea
d Only Memory）を並列に使用する必要がある。一
方、ICカードは強度的には非常に弱く、内蔵されるICチ
ツプ数が極力少ない方が信頼性は向上するため、マイク
ロコンピユータの他に複数個のチツプを内蔵させること
は困難であつた。本実施例においては、第２図に示すよ
うに、ICカードにマイクロコンピユータ26の他に１チツ
プのEEPROM27を内蔵すればよく、かつ書込み／消去不可
能エリアを任意に設定できるので、融通性に富み、ICカ
ードの適用分野を拡大させることができる。
以上説明したように、本発明によれば、EEPROM内に書込
み／消去不可能なエリアを選択的に設けることができる
ので、ICカードに内蔵すれば悪用防止等に極めて有効で
ある。
み／消去不可能なエリアを選択的に設けることができる
ので、ICカードに内蔵すれば悪用防止等に極めて有効で
ある。
第１図は本発明の一実施例を示すICメモリ装置の内部ブ
ロツク図、第２図は本発明のICメモリを内蔵したICカー
ドの構造図である。 1:メモリセルユニツト、2:Xデコーダ、3:Yデコーダ、4:
データバツフア、5:フローテイングゲート形MOS−FET、
7:センスアンプ、17〜21,23:MOS〜FET、22:ヒユーズ、2
8:書込み／消去制御回路、29:読出し制御回路、30:書込
み／消去およびヒユーズ切断回路。
ロツク図、第２図は本発明のICメモリを内蔵したICカー
ドの構造図である。 1:メモリセルユニツト、2:Xデコーダ、3:Yデコーダ、4:
データバツフア、5:フローテイングゲート形MOS−FET、
7:センスアンプ、17〜21,23:MOS〜FET、22:ヒユーズ、2
8:書込み／消去制御回路、29:読出し制御回路、30:書込
み／消去およびヒユーズ切断回路。
Claims (1)
- 【請求項１】複数のフローティングゲート形トランジス
タをマトリクス状に配置したメモリセルユニットと、ア
ドレスをデコードして列選択信号を出力するＸデコーダ
と行選択信号を出力するＹデコーダを有し、Ｘデコーダ
からの列選択信号を上記フローティングゲート形トラン
ジスタのソースに、Ｙデコーダからの行選択信号を上記
フローティングゲート形トランジスタのゲートに印加
し、上記フローティングゲート形トランジスタのドレイ
ンから出力信号を取り出すようにした電気的に書き込み
および消去が可能な読み出し専用メモリを有するICメモ
リ装置において、 第１の電源電圧と、第２の電源電圧と、 上記第１の電源電圧と上記フローティングゲート形トラ
ンジスタのドレインからの出力線との間に設けられた第
１のFETおよび上記フローティングゲート形トランジス
タのドレインと上記第２の電源電圧との間に設けられた
第２のFETとからなる上記メモリユニットの列毎に設け
られた書き込み／消去制御回路と、 Ｙデコーダからの行選択信号線と上記フローティングゲ
ート形トランジスタのゲートに接続されたゲート入力線
との間に設けられた第３のFET、上記第１の電源電圧と
上記第２の電源電圧の間に直列に接続された第４のFET
と第５のFET、該第４のFETと第５のFETの接続点と上記
ゲート入力線との間に設けられたヒューズ、および上記
ゲート入力線と上記第２の電源電圧の間に設けられた第
６のFETとからなるＹデコーダからの行選択信号線毎に
設けられた書き込み／消去およびヒューズ切断制御回路
とからなり、 書き込み時には、上記第２のFETは上記フローティング
ゲート形トランジスタのドレインの信号が１の時に導通
して該フローティングゲート形ドレインに上記第２の電
源電圧を供給するとともに、Ｙデコーダで選択された行
の書き込み／消去およびヒューズ切断制御回路の第４の
FETを導通させて上記第１の電源電圧を上記第４のFETお
よび上記ヒューズを介して対応する行のフローティング
ゲート形トランジスタのゲートに供給し、 読出し時にはＹデコーダで選択された行の書き込み／消
去およびヒューズ切断制御回路の第３のFETを導通させ
てＹデコーダ出力を対応する行のフローティングゲート
形トランジスタのゲートに供給し、 消去時には、上記第１のFETを導通させて上記フローテ
ィングゲート形トランジスタのドレインに第１の電源電
圧を供給するとともに、Ｙデコーダで選択された行の書
き込み／消去およびヒューズ切断制御回路の第５のFET
を導通させて上記第２の電源電圧を対応する行の上記フ
ローティングゲート形トランジスタトランジスタのゲー
トに供給し、 ヒューズ切断時にはＹデコーダで選択された行の書き込
み／消去およびヒューズ切断制御回路の第４のFETと第
６のFETを導通させて上記第１の電源電圧からの電流を
上記第４のFET、上記ヒューズ、および上記第６のFETを
介して流すことにより上記ヒューズを切断するようにし
たことを特徴とするICメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542185A JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542185A JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236800A JPS6236800A (ja) | 1987-02-17 |
| JPH0734313B2 true JPH0734313B2 (ja) | 1995-04-12 |
Family
ID=15995801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17542185A Expired - Lifetime JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734313B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0652544B2 (ja) * | 1988-05-20 | 1994-07-06 | 日本モトローラ株式会社 | ヒューズ切断用ｃｍｏｓ回路 |
| FR2633420B1 (fr) * | 1988-06-28 | 1992-02-21 | Schlumberger Ind Sa | Support d'informations et systeme de gestion de tels supports |
| FR2674060B1 (fr) * | 1991-03-14 | 1993-05-28 | Gemplus Card Int | Procede de programmation pour memoire integree, notamment pour carte a memoire. |
| EP0655742B1 (en) * | 1993-11-30 | 1999-02-10 | STMicroelectronics S.r.l. | Integrated device with electrically programmable and erasable memory cells |
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| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS58133699A (ja) * | 1982-02-02 | 1983-08-09 | Omron Tateisi Electronics Co | 固定デ−タ記憶カ−ド |
| JPS58211254A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | 蓄積プログラム制御方式 |
| JPS6075948A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | Ｒａｍのアドレス方式 |
-
1985
- 1985-08-09 JP JP17542185A patent/JPH0734313B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6236800A (ja) | 1987-02-17 |
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