JPH01314015A - 論理ゲート - Google Patents
論理ゲートInfo
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- JPH01314015A JPH01314015A JP1106108A JP10610889A JPH01314015A JP H01314015 A JPH01314015 A JP H01314015A JP 1106108 A JP1106108 A JP 1106108A JP 10610889 A JP10610889 A JP 10610889A JP H01314015 A JPH01314015 A JP H01314015A
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- line
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- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
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- 101150098207 NAAA gene Proteins 0.000 description 1
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- AVRVZRUEXIEGMP-UHFFFAOYSA-N piperazine;hexahydrate Chemical compound O.O.O.O.O.O.C1CNCCN1 AVRVZRUEXIEGMP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル論理回路に関し、更に詳細には、
様々な回路において使用できる、複数の人力を有する改
善されたＡＮＤおよびＯＲゲートに関する。
様々な回路において使用できる、複数の人力を有する改
善されたＡＮＤおよびＯＲゲートに関する。
〔発明の背景］
多くのコンピュータ・システムにおいては、ディジタル
回路の一部として、ＡＮＤおよびＯＲゲートを使用する
必要がある。代表的には、回路においてＡＮＤまたはＯ
Ｒゲートを使用しても、特定の論理ゲートへの入力の数
が少ないので、回路の速度に対して悪影響を及ぼすこと
はない。しかし、測子または何百の人力の１つが高レベ
ルまたは低レベルであるかを、論理ゲートが検出しなけ
ればならない場合には、ゲートから成るディジタル論理
回路は、決定を行なうのに何百ナノ秒もの時間がかかつ
てしまう。このように、測子または何百の入力を有する
ＡＮＤまたはＯＲゲートを使用し之場合、ディジタル回
路の速度に対してかな９の悪影響を及ぼし、かつゲート
が出力全発生するのに要する時間が長いため、有効な回
路動作に対して障害となっている。
回路の一部として、ＡＮＤおよびＯＲゲートを使用する
必要がある。代表的には、回路においてＡＮＤまたはＯ
Ｒゲートを使用しても、特定の論理ゲートへの入力の数
が少ないので、回路の速度に対して悪影響を及ぼすこと
はない。しかし、測子または何百の人力の１つが高レベ
ルまたは低レベルであるかを、論理ゲートが検出しなけ
ればならない場合には、ゲートから成るディジタル論理
回路は、決定を行なうのに何百ナノ秒もの時間がかかつ
てしまう。このように、測子または何百の入力を有する
ＡＮＤまたはＯＲゲートを使用し之場合、ディジタル回
路の速度に対してかな９の悪影響を及ぼし、かつゲート
が出力全発生するのに要する時間が長いため、有効な回
路動作に対して障害となっている。
後述するように、本発明は、論理ゲートに多くの入力を
要する様々な回路において使用できる改善されたＡＮＤ
およびＯＲゲートを提供する。本発明は、３つのレール
構造により、単一の論理ゲートを使用している論理ＡＮ
ＤまたはＯＲ機能を非常に速〈実施することができ、ま
たシステムの実行時間を大幅に改善することができる。
要する様々な回路において使用できる改善されたＡＮＤ
およびＯＲゲートを提供する。本発明は、３つのレール
構造により、単一の論理ゲートを使用している論理ＡＮ
ＤまたはＯＲ機能を非常に速〈実施することができ、ま
たシステムの実行時間を大幅に改善することができる。
ディジタル回路においてＡＮＤまたはＯＲゲートとして
使用するという特定の用途を有している、マルチ入力論
理ゲートについて説明する。本発明のＯＲゲートは、ド
ライブ・レール、センス・レール、およびリフアレンス
・レールを有している。
使用するという特定の用途を有している、マルチ入力論
理ゲートについて説明する。本発明のＯＲゲートは、ド
ライブ・レール、センス・レール、およびリフアレンス
・レールを有している。
複数の入力ラインは、ドライブおよびセンス・レールの
間に配置された複数のＮチャネル・トランジスタのゲー
トに、１つのトランジスタにつき１つの入力ラインで接
続している。ドライブ・レールは、Ｎチャネル・トラン
ジスタを介してアースに接続し、そのゲートは、検出ラ
インの状態により制御される。センスおよびリフアレン
ス・レールは、Ｐチャネル・トランジスタを介して電圧
源（Ｖｄａ）に接続し、そのゲートも、検出ラインに接
続している。センス・レールに接続しているＰチャネル
・トランジスタは、リフアレンス・レールにおけるそれ
に対応するトランジスタよりも多くの電流を流すような
大きさである。センス・アンプは、センスおよびリフア
レンス・レールに接続し、レールの電圧差の関数として
所定の信号を出力する。
間に配置された複数のＮチャネル・トランジスタのゲー
トに、１つのトランジスタにつき１つの入力ラインで接
続している。ドライブ・レールは、Ｎチャネル・トラン
ジスタを介してアースに接続し、そのゲートは、検出ラ
インの状態により制御される。センスおよびリフアレン
ス・レールは、Ｐチャネル・トランジスタを介して電圧
源（Ｖｄａ）に接続し、そのゲートも、検出ラインに接
続している。センス・レールに接続しているＰチャネル
・トランジスタは、リフアレンス・レールにおけるそれ
に対応するトランジスタよりも多くの電流を流すような
大きさである。センス・アンプは、センスおよびリフア
レンス・レールに接続し、レールの電圧差の関数として
所定の信号を出力する。
動作において、プリチャージ回路は、先ず、ドライブ・
レール、センス・レール、およびリフアレンス・レール
を既知の電圧までプＩ＞チャージする。次に、入力に信
号が供給され、安定化される。
レール、センス・レール、およびリフアレンス・レール
を既知の電圧までプＩ＞チャージする。次に、入力に信
号が供給され、安定化される。
検出信号が発生され、センスおよびリフアレンス・レー
ルに接続したＰチャネル・トランジスタと、ドライブ・
レールとアースの間に接続したＮチャネル・トランジス
タをオンにする。全ての入力が低い場合、センス・レー
ルの電圧は、リフアレンス・レールの電圧ようも速く高
くなり、この電圧差は、センス・アンプにより検出され
、入力が高くないことを表わしている所定の信号を出力
する。
ルに接続したＰチャネル・トランジスタと、ドライブ・
レールとアースの間に接続したＮチャネル・トランジス
タをオンにする。全ての入力が低い場合、センス・レー
ルの電圧は、リフアレンス・レールの電圧ようも速く高
くなり、この電圧差は、センス・アンプにより検出され
、入力が高くないことを表わしている所定の信号を出力
する。
また、１つ以上の入力が高い場合、ドライブ・レールと
センス・レールの間に接続した対応するＮチャネル・ト
ランジスタはオンにされ、それにより、センス・レール
はアース電位にされる。その後、センス・アンプは、リ
フアレンス・レールの電圧が、センス・レールの電圧を
超えていることを検出し、少なくとも１つの入力が高い
ことを表わしている信号を出力する。さらに、本発明は
、多数の入力の全てが、真であるかどうかを有効的に決
定できる改善されたＡＮＤゲートを含んでいる。
センス・レールの間に接続した対応するＮチャネル・ト
ランジスタはオンにされ、それにより、センス・レール
はアース電位にされる。その後、センス・アンプは、リ
フアレンス・レールの電圧が、センス・レールの電圧を
超えていることを検出し、少なくとも１つの入力が高い
ことを表わしている信号を出力する。さらに、本発明は
、多数の入力の全てが、真であるかどうかを有効的に決
定できる改善されたＡＮＤゲートを含んでいる。
以下、添付の図面に基いて、本発明の実施例に関し説明
する。
する。
ディジタル回路においてＯＲまたはＡＮＤゲートとして
使用される、改良された多入力論理ゲートについて説明
する。以下の説明において、特定のトランジスタ、回路
デイバイス、回路アーキテクチュア、構成素子などの特
定の記載は、本発明の理解を助ける念めのものであって
、本発明はこれら詳細な記載に限定されないことは、当
業者には明白であろう。なお、周知の回路やデイバイス
については、本発明を不明瞭にしないよう詳細な説明は
省略する。
使用される、改良された多入力論理ゲートについて説明
する。以下の説明において、特定のトランジスタ、回路
デイバイス、回路アーキテクチュア、構成素子などの特
定の記載は、本発明の理解を助ける念めのものであって
、本発明はこれら詳細な記載に限定されないことは、当
業者には明白であろう。なお、周知の回路やデイバイス
については、本発明を不明瞭にしないよう詳細な説明は
省略する。
第１図は、多入力Ｉｎ１ＯＯ〜Ｉｎ１９９を有する従来
技術のＯＲゲートを示している。第１図の従来技術のＯ
Ｒ回路では、１００個の入力について述べられているが
、ここに示した従来技術の回路の動作の説明は、Ｎ個の
入力を有するＯＲ回路についても適用できる。図示のよ
うに、各入力（たとえば、入力１００）は、Ｎチャネル
・トランジスタ３０２のゲートの他、Ｐチャネル・トラ
ンジスタ３００のゲートに接続している。第１図の従来
回路の出力は、いずれかの入力が高い場合に高く、全て
の入力が低い場合のみ低くなる。動作において、Ｐチャ
ネル・トランジスタ３００は、ゲート入力が高い場合、
オフになり、これらトランジスタに電流が流れない。逆
に、Ｎチャネル・トランジスタ３０２は、Ｎチャネル・
トランジスタのゲート入力が低い場合、オフ（これらに
電流は流れない）になる。したがって、全ての入力が低
い場合、Ｐチャネル・トランジスタ３００は全てオンに
なり、これらには、電流源Ｖｄｄからの電流は流れない
。したがって、Ｎチャネル・トランジスタ３０２ハオフ
になり、第１図の回路の出力は、インバータ３０４があ
るので低くなる。
技術のＯＲゲートを示している。第１図の従来技術のＯ
Ｒ回路では、１００個の入力について述べられているが
、ここに示した従来技術の回路の動作の説明は、Ｎ個の
入力を有するＯＲ回路についても適用できる。図示のよ
うに、各入力（たとえば、入力１００）は、Ｎチャネル
・トランジスタ３０２のゲートの他、Ｐチャネル・トラ
ンジスタ３００のゲートに接続している。第１図の従来
回路の出力は、いずれかの入力が高い場合に高く、全て
の入力が低い場合のみ低くなる。動作において、Ｐチャ
ネル・トランジスタ３００は、ゲート入力が高い場合、
オフになり、これらトランジスタに電流が流れない。逆
に、Ｎチャネル・トランジスタ３０２は、Ｎチャネル・
トランジスタのゲート入力が低い場合、オフ（これらに
電流は流れない）になる。したがって、全ての入力が低
い場合、Ｐチャネル・トランジスタ３００は全てオンに
なり、これらには、電流源Ｖｄｄからの電流は流れない
。したがって、Ｎチャネル・トランジスタ３０２ハオフ
になり、第１図の回路の出力は、インバータ３０４があ
るので低くなる。
入力（Ｉｎ１００〜１９９）のいずれかが高い場合、高
い入力ラインに接続したＰチャネル・トランジスタはオ
フになり、高い入力ラインに関する対応するＮチャネル
・トランジスタはオンになる。Ｎチャネル・トランジス
タがエネーブルすると、第１図の回路はアースまで引き
下げられ、インバータ３０４の出力は高くなる。しかし
、全ての入力がもう一度引き下げられると、インバータ
３０４の入力を高パリド状態にチャージするのに十分な
電流がＶｄｄからＰチャネル・トランジスタ３００に流
れるまでに、かなりの時間が経過する。概算では、図示
された２００個のトランジスタ（ＰおよびＮチャネル）
を介して第１図のＯＲゲートが安定するまでに、何方ナ
ノ秒もの時間がかかる。１つのトランジスタを介してア
ースに電流が流れればよいので、回路は非常に速く低状
態になることができるが、全ての入力が低いという高状
態を得るには、電流は第１図に示した１００個全てのト
ランジスタを流れなければならない。し九がって、第１
図に示すようなＯＲゲートを使用した場合、最近のディ
ジタル回路、特に、高速データ処理装置に内蔵されてい
るディジタル回路の速度に対してかなりの悪影響を与え
ることがわかつ九。後述するように、本発明は、コンピ
ュータ装置において用いられる高速ディジタル回路にお
いて特に使用され、かつ第１図に示した従来装置の限界
を克服する改良されたＯＲおよびＡＮＤゲートを提供す
る。
い入力ラインに接続したＰチャネル・トランジスタはオ
フになり、高い入力ラインに関する対応するＮチャネル
・トランジスタはオンになる。Ｎチャネル・トランジス
タがエネーブルすると、第１図の回路はアースまで引き
下げられ、インバータ３０４の出力は高くなる。しかし
、全ての入力がもう一度引き下げられると、インバータ
３０４の入力を高パリド状態にチャージするのに十分な
電流がＶｄｄからＰチャネル・トランジスタ３００に流
れるまでに、かなりの時間が経過する。概算では、図示
された２００個のトランジスタ（ＰおよびＮチャネル）
を介して第１図のＯＲゲートが安定するまでに、何方ナ
ノ秒もの時間がかかる。１つのトランジスタを介してア
ースに電流が流れればよいので、回路は非常に速く低状
態になることができるが、全ての入力が低いという高状
態を得るには、電流は第１図に示した１００個全てのト
ランジスタを流れなければならない。し九がって、第１
図に示すようなＯＲゲートを使用した場合、最近のディ
ジタル回路、特に、高速データ処理装置に内蔵されてい
るディジタル回路の速度に対してかなりの悪影響を与え
ることがわかつ九。後述するように、本発明は、コンピ
ュータ装置において用いられる高速ディジタル回路にお
いて特に使用され、かつ第１図に示した従来装置の限界
を克服する改良されたＯＲおよびＡＮＤゲートを提供す
る。
第２図は、本発明のＯＲゲートの回路図である。
図示のように、ＯＲゲートは、ドライブ・レール３１０
、センス・レール３１５、およびリフアレンス・レール
３２０を有している。ドライブ・レール３１０とセンス
・レール３１５は、Ｎチャネル・トランジスタＱ１〜Ｑ
ｎのソースおよびドレイ／にそれぞれ接続している。入
力Ｉ！〜Ｉｎは、図示のようにＮチャネル・トランジス
タＱ１〜Ｑｎのゲートにそれぞれ接続している。複数の
ダミー・トランジスタＱｄは、レール３１０ 、３１５
、３２０のキャパシタンスを等しくするため、リフア
レンス・レール３２０とアースの間に接続している。ド
ライブ・レール３１Ｇは、トランジスタＱｐ３１１１の
ドレインに接続し、センス・レール３１５は、トランジ
スタＱ ｐ ｓｓ４のドレインＩｃ接続Ｌ、リフアレン
ス・レール３２０ ハ、トランジスタＱ ｐｓｓｓのド
レインに接続している。
、センス・レール３１５、およびリフアレンス・レール
３２０を有している。ドライブ・レール３１０とセンス
・レール３１５は、Ｎチャネル・トランジスタＱ１〜Ｑ
ｎのソースおよびドレイ／にそれぞれ接続している。入
力Ｉ！〜Ｉｎは、図示のようにＮチャネル・トランジス
タＱ１〜Ｑｎのゲートにそれぞれ接続している。複数の
ダミー・トランジスタＱｄは、レール３１０ 、３１５
、３２０のキャパシタンスを等しくするため、リフア
レンス・レール３２０とアースの間に接続している。ド
ライブ・レール３１Ｇは、トランジスタＱｐ３１１１の
ドレインに接続し、センス・レール３１５は、トランジ
スタＱ ｐ ｓｓ４のドレインＩｃ接続Ｌ、リフアレン
ス・レール３２０ ハ、トランジスタＱ ｐｓｓｓのド
レインに接続している。
トランジスタＱ ｐＪｓｓ ＋ Ｑ Ｐ２Ｓ５１ Ｑ
ｐｓｓｓのソースは、電圧源Ｖｄｄに接続している。さ
らに、Ｎチャネル・トランジスタＱ。ｑｕａ ｔは、図
示のようにドライブ・レール３１０．センス・レール３
１５． リフアレンス・レール３２０の間に接続し、
プリチャージ・ライン３６０は−トランジスタＱｐ３ｓ
＊ ＋ Ｑｐｓｓｍ ＋Ｑｐ３ｓａ ！Ｑｅｑｕａ１の
ゲートに接続している。
ｐｓｓｓのソースは、電圧源Ｖｄｄに接続している。さ
らに、Ｎチャネル・トランジスタＱ。ｑｕａ ｔは、図
示のようにドライブ・レール３１０．センス・レール３
１５． リフアレンス・レール３２０の間に接続し、
プリチャージ・ライン３６０は−トランジスタＱｐ３ｓ
＊ ＋ Ｑｐｓｓｍ ＋Ｑｐ３ｓａ ！Ｑｅｑｕａ１の
ゲートに接続している。
Ｐチャネル・トランジスタＱ３６２は、電圧源Ｖｄｄと
センス・レール３１５の間に接続し、Ｐチャネル・トラ
ンジスタＱ３６４は、図示のように電圧源ｖｄｄとリフ
アレンス・レール３２００間に接続している。後述する
ように、トランジスタＱ ｓａｇは。
センス・レール３１５の間に接続し、Ｐチャネル・トラ
ンジスタＱ３６４は、図示のように電圧源ｖｄｄとリフ
アレンス・レール３２００間に接続している。後述する
ように、トランジスタＱ ｓａｇは。
トランジスタＱ３６４ よシも多くの電流が流れるよう
な大きさである。センス・アンプ３６６は、リフアレン
ス・レール３２０ 、！：センス・レール３１５０間に
接続している。センス・アンプ３６６は、出力３ＴＯカ
、リフアレンス・レール３２０ 、！：センス・レール
３１５の電圧間の差により表示される状態にあるような
差動増幅器として動作する。検出ライン３７５は、イン
バータ３８０に接続し、さらにＰチャネル・トランジス
タＱｓａｘ ＋ Ｑ３１１４のゲートとセンス・アンプ
３６６のエネーブル・ポートに接続している。検出ライ
ン３７５は、Ｎチャネル・トランジスタＱ３８！のゲー
トに接続し、そのソースは、ドライブ・レール３１０に
接続し、ドレインは、アースに接続している。
な大きさである。センス・アンプ３６６は、リフアレン
ス・レール３２０ 、！：センス・レール３１５０間に
接続している。センス・アンプ３６６は、出力３ＴＯカ
、リフアレンス・レール３２０ 、！：センス・レール
３１５の電圧間の差により表示される状態にあるような
差動増幅器として動作する。検出ライン３７５は、イン
バータ３８０に接続し、さらにＰチャネル・トランジス
タＱｓａｘ ＋ Ｑ３１１４のゲートとセンス・アンプ
３６６のエネーブル・ポートに接続している。検出ライ
ン３７５は、Ｎチャネル・トランジスタＱ３８！のゲー
トに接続し、そのソースは、ドライブ・レール３１０に
接続し、ドレインは、アースに接続している。
第２．３．４図において、本発明のＯＲ回路の動作につ
いて説明する。プリチャージ・ライン３６０が、高レベ
ルに駆動されると、トランジスタＱ ｐ３ｓｚ ＋ Ｑ
Ｐ３Ｓ４１ Ｑ ｐＪｓｓおよび２つのトランジスタ
Ｑ ａｑｕａ Ｉがオンになり、それらに電流が流れる
。
いて説明する。プリチャージ・ライン３６０が、高レベ
ルに駆動されると、トランジスタＱ ｐ３ｓｚ ＋ Ｑ
Ｐ３Ｓ４１ Ｑ ｐＪｓｓおよび２つのトランジスタ
Ｑ ａｑｕａ Ｉがオンになり、それらに電流が流れる
。
シタがって、ドライブ・レール３１０、センス・レール
３１５、リフアレンス・レール３２０ｉｄ、高レベルに
駆動され、同じ電圧になる。第２図に示した回路構成に
より、ドライブ・レール３１０１センス・レール３１５
、リフアレンス・レール３２０のｔ圧Ｕ、式、Ｖ＝Ｖｄ
（１−ｖｔｈにしたがって安定化される。
３１５、リフアレンス・レール３２０ｉｄ、高レベルに
駆動され、同じ電圧になる。第２図に示した回路構成に
より、ドライブ・レール３１０１センス・レール３１５
、リフアレンス・レール３２０のｔ圧Ｕ、式、Ｖ＝Ｖｄ
（１−ｖｔｈにしたがって安定化される。
Ｖｔｈは、使用される特定のＭＯＳ ）ランジスタ・デ
イバイスの閾値電圧である。代表的には、Ｖｔｈ。
イバイスの閾値電圧である。代表的には、Ｖｔｈ。
値は約０．６ボルトで、ドライブ・レール、センス・レ
ール、リフアレンス・レールの電圧は約ｖｄｄ／２であ
る。第３図および第４図のタイミング図に示すように、
プリチャージ期間の後、入力１１〜Ｉｎが供給され、所
定の期間安定化される。検出信号はライン３７５に供給
され、トランジスタＱｓａｘ＋Ｑｓａａの他、トランジ
スタＱ３８！をオンにする。
ール、リフアレンス・レールの電圧は約ｖｄｄ／２であ
る。第３図および第４図のタイミング図に示すように、
プリチャージ期間の後、入力１１〜Ｉｎが供給され、所
定の期間安定化される。検出信号はライン３７５に供給
され、トランジスタＱｓａｘ＋Ｑｓａａの他、トランジ
スタＱ３８！をオンにする。
トランジスタＱ３８！に電流が流れることによシ、ドラ
イブ・レール３１０は、すぐさまアースに引き下げられ
る。全ての入力１１〜Ｉｎが低い場合、トランジスタＱ
１〜Ｑｎはオフのままである。前述したように、トラン
ジスタＱ３１は、トランジスタＱ３６４ よりも多くの
電流が流れるような大きさである。ライン３７５に検出
信号が供給されると、トランジスタＱｓｓ＊ ＋ Ｑｓ
ｓ＊はオンになり、センス・レール３１５．！：リフア
レンス・レール３２０ ハＶｄｄｔ圧になる。第３図に
示すように、センス・レールの電圧は、トランジスタＱ
３６！の大きさにしたがって、リフアレンス・レールの
電圧よりもわずかに速く増加する。センス・アンプ３６
６は、センス・レールの高い電圧を検出し、どの入力も
高くないことを示す低信号を出力する。
イブ・レール３１０は、すぐさまアースに引き下げられ
る。全ての入力１１〜Ｉｎが低い場合、トランジスタＱ
１〜Ｑｎはオフのままである。前述したように、トラン
ジスタＱ３１は、トランジスタＱ３６４ よりも多くの
電流が流れるような大きさである。ライン３７５に検出
信号が供給されると、トランジスタＱｓｓ＊ ＋ Ｑｓ
ｓ＊はオンになり、センス・レール３１５．！：リフア
レンス・レール３２０ ハＶｄｄｔ圧になる。第３図に
示すように、センス・レールの電圧は、トランジスタＱ
３６！の大きさにしたがって、リフアレンス・レールの
電圧よりもわずかに速く増加する。センス・アンプ３６
６は、センス・レールの高い電圧を検出し、どの入力も
高くないことを示す低信号を出力する。
第２図の回路への入力（１１〜Ｉｎ）の１つが高いと仮
定する。前述したように、ドライブ・レール３１０、セ
ンス・レール３１５、リフアレンス・レール３２０のプ
リチャージの後に、トランジスタＱ１〜Ｑｎに入力信号
を供給すると、入力の１つ（たとえば、！３ ）が高く
、したがって、Ｎチャネル・トランジスタＱ３はオンに
なる。ライン３７５に検出信号を供給して、トランジス
タＱｓｓｚ ＋ Ｑ３６２ ＋Ｑ３６４がオンになると
、ドライブ・レール３１０ハ、センス・レール３１５に
沿ってトランジスタＱ３を介してアースに引き下げられ
る。第４図に示すように、前述し之場合と同様に、トラ
ンジスタＱ、６４は、リフアレンス・レール３２０を高
い電圧ｖｄｄに引き上げ、センス・アンプ３６６は、リ
フアレンス・レールの電圧がセンス・レールの電圧より
も高いことを検出し、かつ入力（Ｉｓ〜Ｉｎ）の少なく
とも１つが高く、かつそのためＯＲゲートの出力が高い
（すなわち、真）ことを表わしている信号をライン３７
０に出力する。したがって、１つ以上の入力が高い場合
、センス・レール３１５は、単一の入力だけが高い場合
よりも速くアース電位になる。
定する。前述したように、ドライブ・レール３１０、セ
ンス・レール３１５、リフアレンス・レール３２０のプ
リチャージの後に、トランジスタＱ１〜Ｑｎに入力信号
を供給すると、入力の１つ（たとえば、！３ ）が高く
、したがって、Ｎチャネル・トランジスタＱ３はオンに
なる。ライン３７５に検出信号を供給して、トランジス
タＱｓｓｚ ＋ Ｑ３６２ ＋Ｑ３６４がオンになると
、ドライブ・レール３１０ハ、センス・レール３１５に
沿ってトランジスタＱ３を介してアースに引き下げられ
る。第４図に示すように、前述し之場合と同様に、トラ
ンジスタＱ、６４は、リフアレンス・レール３２０を高
い電圧ｖｄｄに引き上げ、センス・アンプ３６６は、リ
フアレンス・レールの電圧がセンス・レールの電圧より
も高いことを検出し、かつ入力（Ｉｓ〜Ｉｎ）の少なく
とも１つが高く、かつそのためＯＲゲートの出力が高い
（すなわち、真）ことを表わしている信号をライン３７
０に出力する。したがって、１つ以上の入力が高い場合
、センス・レール３１５は、単一の入力だけが高い場合
よりも速くアース電位になる。
なお、本発明は、後述するように、ＡＮＤ機能と同様に
、ＯＲ機能を決定する速度を大幅に増すことができる。
、ＯＲ機能を決定する速度を大幅に増すことができる。
第５図は、ＡＮＤ論理ゲートの他、ドライブ・レール４
００、センス・レール４１０． リフアレンス・レー
ル４１５を有する本発明の回路図を示している。
００、センス・レール４１０． リフアレンス・レー
ル４１５を有する本発明の回路図を示している。
第５図のＡＮＤゲートの入力（Ｉｓ〜Ｉｎ）は、Ｐチャ
ネル・トランジスタＱｐ＋５Ｑｐｎのゲートに接続して
いる。これらトランジスタは、ドライブ・レール４００
とセンス・レール４１０の間に接続シている。複数のダ
ミー・トランジスタＱｄは、レール４００ 、４１０
、４１５のキャパシタンスを等しくスるため、リフアレ
ンス・レール４１５とＶｄｄの間に接続している。Ｐチ
ャネル・トランジスタＱ ｐ４ｇｅは、第５図に示すよ
うに、ドライブ・レール４００とＶｄｄに接続している
。ブリディスチャージ回路は、ライン４２６に接続した
インバータ４２５ヲ含んでいる。Ｐチャネル・トランジ
スタＱ ｎａｇ ＊Ｑ Ｐ４ｓｏ ＋Ｑｐ＊ｓ鵞ｕ、
トライ７’・レール、センス・レール、リフアレンス・
レールとアースにそれぞれ接続しティる。Ｐチャネル等
化トランジスタＱ、。ハ、図示のように、ドライブ・レ
ール４００、センス・レール４１Ｇ、 リフアレンス
・レール４１５Ｋｉ続Ｌ、トランジスタＱｐｅ ＋ Ｑ
ｐ４２ａ Ｉ Ｑ ＋）４３０１ Ｑ ｐ４３２
のゲートは、ライン４２６に接続している。検出回路は
、ライン４４２に接続したインバータ４４０を有してい
る。ライン４４２は、トランジスタＱＰ４！Ｏのゲート
に接続し、かつインバータ４４４’に介してＮチャネル
・トランジスタＱ ｎａａａ ｒ Ｑ ｎａｎｏのゲー
トに接続している。図示のように、トランジスタＱ ｎ
＜ａｍ ハ、センス・レール４１（Ｂ＝アースの間に接
続し、かつトランジスタＱｎ４ｓｏは、リフアレンス・
レール４１５とアースの間に接続している。センス・レ
ール４１０とリフアレンス・レール４１５は、検出ライ
ン４４２によシエネーブルされるセンス・アンプ４６０
に接続している。
ネル・トランジスタＱｐ＋５Ｑｐｎのゲートに接続して
いる。これらトランジスタは、ドライブ・レール４００
とセンス・レール４１０の間に接続シている。複数のダ
ミー・トランジスタＱｄは、レール４００ 、４１０
、４１５のキャパシタンスを等しくスるため、リフアレ
ンス・レール４１５とＶｄｄの間に接続している。Ｐチ
ャネル・トランジスタＱ ｐ４ｇｅは、第５図に示すよ
うに、ドライブ・レール４００とＶｄｄに接続している
。ブリディスチャージ回路は、ライン４２６に接続した
インバータ４２５ヲ含んでいる。Ｐチャネル・トランジ
スタＱ ｎａｇ ＊Ｑ Ｐ４ｓｏ ＋Ｑｐ＊ｓ鵞ｕ、
トライ７’・レール、センス・レール、リフアレンス・
レールとアースにそれぞれ接続しティる。Ｐチャネル等
化トランジスタＱ、。ハ、図示のように、ドライブ・レ
ール４００、センス・レール４１Ｇ、 リフアレンス
・レール４１５Ｋｉ続Ｌ、トランジスタＱｐｅ ＋ Ｑ
ｐ４２ａ Ｉ Ｑ ＋）４３０１ Ｑ ｐ４３２
のゲートは、ライン４２６に接続している。検出回路は
、ライン４４２に接続したインバータ４４０を有してい
る。ライン４４２は、トランジスタＱＰ４！Ｏのゲート
に接続し、かつインバータ４４４’に介してＮチャネル
・トランジスタＱ ｎａａａ ｒ Ｑ ｎａｎｏのゲー
トに接続している。図示のように、トランジスタＱ ｎ
＜ａｍ ハ、センス・レール４１（Ｂ＝アースの間に接
続し、かつトランジスタＱｎ４ｓｏは、リフアレンス・
レール４１５とアースの間に接続している。センス・レ
ール４１０とリフアレンス・レール４１５は、検出ライ
ン４４２によシエネーブルされるセンス・アンプ４６０
に接続している。
動作において、ブリディスチャージ・ラインを高レベル
に駆動すると、インバータ４２５ｔ−通過した後、ライ
ン４２６は低信号となる。ライン４２６の低信号は、等
化トランジスタＱ、。の他、トランジスタＱ ｐ４ｘｓ
＋ Ｑ ９４３１１１ Ｑ ｐ４３ｍをオンにするよ
う作用する。ゲート状態が高い場合、トランジスタは通
常オフであるので、検出信号がないと、Ｑ、４．。
に駆動すると、インバータ４２５ｔ−通過した後、ライ
ン４２６は低信号となる。ライン４２６の低信号は、等
化トランジスタＱ、。の他、トランジスタＱ ｐ４ｘｓ
＋ Ｑ ９４３１１１ Ｑ ｐ４３ｍをオンにするよ
う作用する。ゲート状態が高い場合、トランジスタは通
常オフであるので、検出信号がないと、Ｑ、４．。
はオフである。また、トランジスタＱ、。は、ブリディ
スチャージ相の間、オンであるので、ドライブ・レール
４００ 、センス・レール４１Ｇ、リフアレンス・レー
ル４１５は、アースよシ高い閾値電圧までディスチャー
ジされる。ブリディスチャージ相が終ると、ライン４２
６はトランジスタＱｐ…。
スチャージ相の間、オンであるので、ドライブ・レール
４００ 、センス・レール４１Ｇ、リフアレンス・レー
ル４１５は、アースよシ高い閾値電圧までディスチャー
ジされる。ブリディスチャージ相が終ると、ライン４２
６はトランジスタＱｐ…。
Ｑ Ｐ２Ｓ５１ Ｑ ｐ４ｓｓと等化トランジスタＱｐ
ｅをオフにする。その後、入力信号が、久方■１〜工。
ｅをオフにする。その後、入力信号が、久方■１〜工。
に供給され、それを安定化することができる。
検出ラインを高レベルに駆動すると、インバータ４４０
を通過した後、ライン４４２は低信号になシ、トランジ
スタＱ ｐｅｓｏ ’Ｉ：オンにし、それにより電圧源
Ｖｄｄからドライブ・レール４００に電流が流れる。
を通過した後、ライン４４２は低信号になシ、トランジ
スタＱ ｐｅｓｏ ’Ｉ：オンにし、それにより電圧源
Ｖｄｄからドライブ・レール４００に電流が流れる。
さらに、ライ／４４２に低信号が供給されると、Ｎチャ
ネル・トランジスタＱ ｎａａｍ 、 Ｑ ｎ４５６は
、オンになシ、それによシ、センス・レール４１０トＩ
Ｊ７アレンス・レール４１５は、アースに引き下げられ
る。第５図に示した本発明において、トランジスタＱｎ
＜ａｍは、トランジスタＱｎ４ｓｏよシも多くの電流が
流れるような大きさであり、センス・レール４１０の電
圧は、リフアレンス・レール４１５の電圧よシも速くア
ースに向けて動く。周知のように、ＡＮＤゲートは、Ａ
ＮＤゲートの全ての入力が高い場合だけ、センス・アン
プ４６０の出力４８０が高くなければならず、他の全て
の入力状態は、センスアンプ４６０から低信号が出力さ
れることになる。
ネル・トランジスタＱ ｎａａｍ 、 Ｑ ｎ４５６は
、オンになシ、それによシ、センス・レール４１０トＩ
Ｊ７アレンス・レール４１５は、アースに引き下げられ
る。第５図に示した本発明において、トランジスタＱｎ
＜ａｍは、トランジスタＱｎ４ｓｏよシも多くの電流が
流れるような大きさであり、センス・レール４１０の電
圧は、リフアレンス・レール４１５の電圧よシも速くア
ースに向けて動く。周知のように、ＡＮＤゲートは、Ａ
ＮＤゲートの全ての入力が高い場合だけ、センス・アン
プ４６０の出力４８０が高くなければならず、他の全て
の入力状態は、センスアンプ４６０から低信号が出力さ
れることになる。
入力ＩＩ”Ｉｎのいずれか１つが低い場合、ＡＮＤ条件
は満たされない。ドライブ・レール４００を通過した電
流は、センス・レール４１０を通過し、その電圧’ｋ
ＩＪファレンス・レールの電圧よりも高くし、それがセ
ンス・アンプ４６０により検出されると、ＡＮＤ条件が
満たされていないことを表わす低信号をライン４８０に
出力する。
は満たされない。ドライブ・レール４００を通過した電
流は、センス・レール４１０を通過し、その電圧’ｋ
ＩＪファレンス・レールの電圧よりも高くし、それがセ
ンス・アンプ４６０により検出されると、ＡＮＤ条件が
満たされていないことを表わす低信号をライン４８０に
出力する。
以上のように、本発明は、高速論理機能を実行すること
のできる改良されたＯＲおよびＡＮＤゲートヲ提供して
いる。また、本発明は、高速ディジタル・コンピュータ
において使用する用途を有しており、様々な回路に組み
込むこともできる。本発明の実施例について、第１〜５
図に基いて説明してきたが、本発明は、これら実施例に
限定されないことは、当業者には明白であろう。
のできる改良されたＯＲおよびＡＮＤゲートヲ提供して
いる。また、本発明は、高速ディジタル・コンピュータ
において使用する用途を有しており、様々な回路に組み
込むこともできる。本発明の実施例について、第１〜５
図に基いて説明してきたが、本発明は、これら実施例に
限定されないことは、当業者には明白であろう。
第１図は、１００個の入力を有する従来のＯＲゲートの
回路図、第２図は、３個のレールを有する本発明のＯＲ
ゲートの回路図、第３図は、どの入力も低い場合の、第
２図のＯＲゲートから成る様々なラインの状態を示した
タイミング図、第４図は、少なくとも１つの入力が高い
場合の第２図のＯＲゲートから成る様々なラインの状態
を示したタイミング図、第５図は、本発明の技術を使用
しているＡＮＤゲートの回路図である。 ３００・・・９Ｐチヤネル・トランジスタ、３０２・・
・・Ｎチャネル・トランジスタ、３０４・・・争インバ
ータ、３１０ 、４００・拳・・ドライブ・レール、３
１５ 、４１０−・・・センス・レール、３２ｏ。 ４１５・・Φ・リフアレンス・レール、３Ｂ６ 、４６
０・・―・センス・アンプ、３６０・・・・プリチャー
ジ・ライン、３７５ ＠−・・検出ライン、３０４゜３
８０ 、４４０ 、４４４・・・・インバータ。
回路図、第２図は、３個のレールを有する本発明のＯＲ
ゲートの回路図、第３図は、どの入力も低い場合の、第
２図のＯＲゲートから成る様々なラインの状態を示した
タイミング図、第４図は、少なくとも１つの入力が高い
場合の第２図のＯＲゲートから成る様々なラインの状態
を示したタイミング図、第５図は、本発明の技術を使用
しているＡＮＤゲートの回路図である。 ３００・・・９Ｐチヤネル・トランジスタ、３０２・・
・・Ｎチャネル・トランジスタ、３０４・・・争インバ
ータ、３１０ 、４００・拳・・ドライブ・レール、３
１５ 、４１０−・・・センス・レール、３２ｏ。 ４１５・・Φ・リフアレンス・レール、３Ｂ６ 、４６
０・・―・センス・アンプ、３６０・・・・プリチャー
ジ・ライン、３７５ ＠−・・検出ライン、３０４゜３
８０ 、４４０ 、４４４・・・・インバータ。
Claims (2)
- （１）ドライブ・レール・ラインと、 センス・レール・ラインと、 リフアレンス・レール・ラインと、 上記ドライブ・レールと上記センス・レールの間に接続
し、上記ドライブおよびセンス・レール間に電流を選択
的に流す第１トランジスタ装置と、１つの入力ラインが
第１状態にある場合、上記入力ラインに接続したトラン
ジスタに電流を流すように、上記第１トランジスタ装置
のゲートにそれぞれ接続した複数の入力ラインと、 既知の電圧源（Ｖ＿ｄ＿ｄ）と上記センス・レールとの
間に接続した第２トランジスタ装置と、 上記電圧源（Ｖ＿ｄ＿ｄ）と上記リフアレンス・レール
との間に接続し、上記第２トランジスタ装置よりも少な
い電流が流れるような大きさの第３トランジスタ装置と
、 上記ドライブ・レールとアースとの間に接続した第４ト
ランジスタ装置と、 検出信号を発生し、かつ第２、第３、第４トランジスタ
装置のゲートに上記信号を供給し、それらが上記信号を
受信すると、上記第２、第３、第４トランジスタ装置に
電流が流れるよりにした検出信号装置と、 上記センス・レールおよびリフアレンス・レールに接続
し、上記レールの電圧を検出し、かつ上記レールの１つ
の電圧が他のレールの電圧を超えると、所定の出力を発
生する検出装置と、 から成ることを特徴とする論理ゲート。 - （２）ドライブ・レール・ラインと、 センス・レール・ラインと、 リフアレンス・レール・ラインと、 上記ドライブ・レールと上記センス・レールの間に接続
し、上記ドライブおよびセンス・レール間に電流を選択
的に流す第１トランジスタ装置と、１つの入力ラインが
第１状態にある場合、上記入力ラインに接続したトラン
ジスタに電流を流すように、上記第１トランジスタ装置
のゲートにそれぞれ接続した複数の入力ラインと、 上記ドライブ・レールと既知の電圧（Ｖ＿ｄ＿ｄ）の間
に接続した第２トランジスタ装置と、 上記センス・レールとアースの間に接続した第３トラン
ジスタ装置と、 上記リフアレンス・レールとアースの間に接続し、上記
第３トランジスタ装置よりも少ない電流が流れるような
大きさの第４トランジスタ装置と、検出信号を発生し、
かつ第２、第３、第４トランジスタ装置のゲートに上記
信号を供給し、それらが上記信号を受信すると、上記第
２、第３、第４トランジスタ装置に電流が流れるように
した検出信号装置と、上記センス・レールおよびリフア
レンス・レールに接続し、上記レールの電圧を検出し、
かつ上記レールの１つの電圧が他のレールの電圧を超え
ると、所定の出力を発生する検出装置と、 から成ることを特徴とする論理ゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/186,626 US4857768A (en) | 1988-04-27 | 1988-04-27 | Triple rail logic gate |
| US186,626 | 1988-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01314015A true JPH01314015A (ja) | 1989-12-19 |
| JP2711716B2 JP2711716B2 (ja) | 1998-02-10 |
Family
ID=22685675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106108A Expired - Fee Related JP2711716B2 (ja) | 1988-04-27 | 1989-04-27 | 論理ゲート |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4857768A (ja) |
| JP (1) | JP2711716B2 (ja) |
| KR (1) | KR920003449B1 (ja) |
| AU (1) | AU609528B2 (ja) |
| CA (1) | CA1287382C (ja) |
| DE (1) | DE3913801C2 (ja) |
| FR (1) | FR2630870B1 (ja) |
| GB (1) | GB2217940B (ja) |
| HK (1) | HK64992A (ja) |
| SG (1) | SG58792G (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045723A (en) * | 1990-07-31 | 1991-09-03 | International Business Machines Corporation | Multiple input CMOS logic circuits |
| US5408194A (en) * | 1993-06-25 | 1995-04-18 | Synaptics, Incorporated | Adaptive analog minimum/maximum selector and subtractor circuit |
| KR960011207B1 (ko) * | 1993-11-17 | 1996-08-21 | 김광호 | 반도체 메모리 장치의 데이타 센싱방법 및 그 회로 |
| US5525917A (en) * | 1994-12-16 | 1996-06-11 | Altera Corporation | Sense amplifier with feedback and stabilization |
| US5850365A (en) * | 1994-12-16 | 1998-12-15 | Altera Corporation | Sense amplifier with individually optimized high and low power modes |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| KR100293269B1 (ko) * | 1998-03-23 | 2001-11-30 | 김충환 | 반도체 소자 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103538A (en) * | 1980-01-22 | 1981-08-18 | Yamatake Honeywell Co Ltd | Logic circuit |
| DE3173056D1 (en) * | 1980-06-24 | 1986-01-09 | Nec Corp | Linear voltage-current converter |
| US4330722A (en) * | 1980-08-18 | 1982-05-18 | Bell Telephone Laboratories, Incorporated | Clocked IGFET logic circuit |
| JPS5934728A (ja) * | 1982-08-20 | 1984-02-25 | Sony Corp | アンドゲ−ト回路 |
| ATE68298T1 (de) * | 1987-03-16 | 1991-10-15 | Siemens Ag | Gatterschaltung mit mos-transistoren. |
| KR910005602B1 (ko) * | 1989-06-15 | 1991-07-31 | 삼성전자 주식회사 | 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법 |
-
1988
- 1988-04-27 US US07/186,626 patent/US4857768A/en not_active Expired - Lifetime
- 1988-09-27 GB GB8822664A patent/GB2217940B/en not_active Expired - Fee Related
- 1988-10-14 KR KR8813436A patent/KR920003449B1/ko not_active Expired
- 1988-10-19 AU AU24033/88A patent/AU609528B2/en not_active Ceased
- 1988-12-20 FR FR888816824A patent/FR2630870B1/fr not_active Expired - Fee Related
-
1989
- 1989-01-05 CA CA000587586A patent/CA1287382C/en not_active Expired - Fee Related
- 1989-04-26 DE DE3913801A patent/DE3913801C2/de not_active Expired - Fee Related
- 1989-04-27 JP JP1106108A patent/JP2711716B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-03 SG SG587/92A patent/SG58792G/en unknown
- 1992-08-27 HK HK649/92A patent/HK64992A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AU2403388A (en) | 1989-11-02 |
| FR2630870A1 (fr) | 1989-11-03 |
| CA1287382C (en) | 1991-08-06 |
| DE3913801A1 (de) | 1989-11-09 |
| HK64992A (en) | 1992-09-04 |
| AU609528B2 (en) | 1991-05-02 |
| KR920003449B1 (en) | 1992-05-01 |
| DE3913801C2 (de) | 1997-08-21 |
| GB2217940B (en) | 1992-03-18 |
| FR2630870B1 (fr) | 1991-04-26 |
| GB2217940A (en) | 1989-11-01 |
| SG58792G (en) | 1992-09-04 |
| KR890016766A (ko) | 1989-11-30 |
| JP2711716B2 (ja) | 1998-02-10 |
| GB8822664D0 (en) | 1988-11-02 |
| US4857768A (en) | 1989-08-15 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |