JPH07101559B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH07101559B2 JPH07101559B2 JP10337388A JP10337388A JPH07101559B2 JP H07101559 B2 JPH07101559 B2 JP H07101559B2 JP 10337388 A JP10337388 A JP 10337388A JP 10337388 A JP10337388 A JP 10337388A JP H07101559 B2 JPH07101559 B2 JP H07101559B2
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- Japan
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- bit line
- current
- conversion circuit
- voltage conversion
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、EPROM,EEPROM等の不揮発性半導体記憶装置
に関し、特にそのセンスアンプに関するものである。
に関し、特にそのセンスアンプに関するものである。
第４図に、従来のEEPROMのセンスアンプ部を示す。１ビ
ットのメモリセルは、ゲートワード線１に接続された選
択トランジスタ２とフローティングゲートを有するメモ
リトランジスタ３から構成される。メモリトランジスタ
３のゲート（コントロールゲート）はゲートがワード線
１に接続された選択トランジスタ４を介してコントロー
ルゲート線５に接続され、選択トランジスタ２のドレイ
ンはビット線６に接続される。ビット線6,コントロール
ゲート線５は、ゲートにＹゲート信号７が入力されるト
ランジスタ8,9を介して、各々I/O線10,CG線11に接続さ
れる。センスアンプは、電流−電圧変換回路12と第1,第
２のインバータ13,14から構成される。
ットのメモリセルは、ゲートワード線１に接続された選
択トランジスタ２とフローティングゲートを有するメモ
リトランジスタ３から構成される。メモリトランジスタ
３のゲート（コントロールゲート）はゲートがワード線
１に接続された選択トランジスタ４を介してコントロー
ルゲート線５に接続され、選択トランジスタ２のドレイ
ンはビット線６に接続される。ビット線6,コントロール
ゲート線５は、ゲートにＹゲート信号７が入力されるト
ランジスタ8,9を介して、各々I/O線10,CG線11に接続さ
れる。センスアンプは、電流−電圧変換回路12と第1,第
２のインバータ13,14から構成される。
次に動作について説明する。EEPROMメモリトランジスタ
３は、フローティングゲートに電子が蓄えられているか
否かによって２値情報を記憶する。電子が蓄えられてい
るとメモリトランジスタのしきい値は高くなり、読出し
時オフする。この状態を“1"が記憶されているとする。
電子が蓄えられていないとメモリトランジスタのしきい
値は負となり、読出し時オンする。この状態を“0"が記
憶されているとする。選択されたメモリセルのメモリト
ランジスタ３に電流が流されるか否かを、電流−電圧検
出回路12で検出する。電流が流れないと電源電圧程度の
電圧を出力し、電流が流れると1V程度を出力する。この
出力をインバータ13,14で増幅する。
３は、フローティングゲートに電子が蓄えられているか
否かによって２値情報を記憶する。電子が蓄えられてい
るとメモリトランジスタのしきい値は高くなり、読出し
時オフする。この状態を“1"が記憶されているとする。
電子が蓄えられていないとメモリトランジスタのしきい
値は負となり、読出し時オンする。この状態を“0"が記
憶されているとする。選択されたメモリセルのメモリト
ランジスタ３に電流が流されるか否かを、電流−電圧検
出回路12で検出する。電流が流れないと電源電圧程度の
電圧を出力し、電流が流れると1V程度を出力する。この
出力をインバータ13,14で増幅する。
第６図に、電流−電圧変換回路の一例を示す。ゲートが
接地されたＰチャネルMOSトランジスタ15,18と、Ｎチャ
ネルMOSトランジスタ16,17,19から構成される。情報
“0"が読出されている時には、ノードａの電位は定常状
態においてほぼ1.0Vとなる。これによってトランジスタ
16は多少オンの状態となり、ノードｂの電位は例えばほ
ぼ2Vとなる。そのためトランジスタ17,19が多少オンす
るが、18のオン抵抗が19に比べて大きく設定されている
ため、出力▲▼の電位はノードａの電位と同程度と
なる。すなわち1V程度となる。
接地されたＰチャネルMOSトランジスタ15,18と、Ｎチャ
ネルMOSトランジスタ16,17,19から構成される。情報
“0"が読出されている時には、ノードａの電位は定常状
態においてほぼ1.0Vとなる。これによってトランジスタ
16は多少オンの状態となり、ノードｂの電位は例えばほ
ぼ2Vとなる。そのためトランジスタ17,19が多少オンす
るが、18のオン抵抗が19に比べて大きく設定されている
ため、出力▲▼の電位はノードａの電位と同程度と
なる。すなわち1V程度となる。
一方、“1"が書込まれている時は、ノードａの電位は例
えばほぼ1.1Vとなっている。このためノードｂの電位は
約1.8Vとなり、トランジスタ17,19のゲート・ソース間
電位は約0.7Vとなり、これらのトランジスタ17,19はオ
フする。これにより、出力▲▼の電位はトランジス
タ18により5Vまで引上げられる。
えばほぼ1.1Vとなっている。このためノードｂの電位は
約1.8Vとなり、トランジスタ17,19のゲート・ソース間
電位は約0.7Vとなり、これらのトランジスタ17,19はオ
フする。これにより、出力▲▼の電位はトランジス
タ18により5Vまで引上げられる。
また、第５図に他の従来例を示す。リファレンス回路を
設け、メモリセル側の電流−電圧変換回路12出力の
“L",“H"の中間レベルが出力されるように、リファレ
ンス側の電流−電圧変換回路12aの特性を設定する。た
だし、このような回路はEPROMにしか用いられておら
ず、リファレンスセルを必要とするためEEPROMに適用す
ることは困難である。
設け、メモリセル側の電流−電圧変換回路12出力の
“L",“H"の中間レベルが出力されるように、リファレ
ンス側の電流−電圧変換回路12aの特性を設定する。た
だし、このような回路はEPROMにしか用いられておら
ず、リファレンスセルを必要とするためEEPROMに適用す
ることは困難である。
従来の不揮発性半導体記憶装置は以上のように構成され
ているため、アドレスが切換り“0"が記憶されているセ
ルを読出している状態から“1"が記憶されているセルを
読出す状態に切換った時、I/O線，ビット線の充電に時
間がかかりセンスアンプ出力の反転が遅れるという問題
点があった。また、差動増幅器を用いる方式は、EEPROM
に適用することが困難であるという問題点があった。
ているため、アドレスが切換り“0"が記憶されているセ
ルを読出している状態から“1"が記憶されているセルを
読出す状態に切換った時、I/O線，ビット線の充電に時
間がかかりセンスアンプ出力の反転が遅れるという問題
点があった。また、差動増幅器を用いる方式は、EEPROM
に適用することが困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速アクセスの可能なセンスアンプを有し、
EEPROMにも適用可能な不揮発性半導体記憶装置を得るこ
とを目的とする。
たもので、高速アクセスの可能なセンスアンプを有し、
EEPROMにも適用可能な不揮発性半導体記憶装置を得るこ
とを目的とする。
この発明に係る不揮発性半導体記憶装置は、ダミーI/O
線及びダミービット線と、ビット線及び上記ダミービッ
ト線にそれぞれ接続され、アドレス変化により該ビット
線及びダミービット線をリセットするリセット用トラン
ジスタと、上記ビット線に接続される電流−電圧変換回
路の出力と上記ダミービット線に接続される電流−電圧
変換回路の出力とを入力とし、上記リセット動作から所
定時間経過後に活性化される差動増幅器とを備え、か
つ、上記ダミービット線に接続される電流−電圧変換回
路の出力ノードと電源電位間に設けられた負荷抵抗の抵
抗値を、上記ビット線に接続される電流−電圧変換回路
の出力ノードと電源電位間に設けられた負荷抵抗の抵抗
値よりも高く設定し、上記ダミービット線に接続される
電流−電圧変換回路の特性は、上記ビット線に接続され
る電流−電圧変換回路の特性と異ならしめたものであ
る。
線及びダミービット線と、ビット線及び上記ダミービッ
ト線にそれぞれ接続され、アドレス変化により該ビット
線及びダミービット線をリセットするリセット用トラン
ジスタと、上記ビット線に接続される電流−電圧変換回
路の出力と上記ダミービット線に接続される電流−電圧
変換回路の出力とを入力とし、上記リセット動作から所
定時間経過後に活性化される差動増幅器とを備え、か
つ、上記ダミービット線に接続される電流−電圧変換回
路の出力ノードと電源電位間に設けられた負荷抵抗の抵
抗値を、上記ビット線に接続される電流−電圧変換回路
の出力ノードと電源電位間に設けられた負荷抵抗の抵抗
値よりも高く設定し、上記ダミービット線に接続される
電流−電圧変換回路の特性は、上記ビット線に接続され
る電流−電圧変換回路の特性と異ならしめたものであ
る。
この発明においては、ダミーI/O線及びダミービット線
と、ビット線及び上記ダミービット線にそれぞれ接続さ
れ、アドレス変化により該ビット線及びダミービット線
をリセットするリセット用トランジスタと、上記ビット
線に接続される電流−電圧変換回路の出力と上記ダミー
ビット線に接続される電流−電圧変換回路の出力とを入
力とし、上記リセット動作から所定時間経過後に活性化
される差動増幅器とを備え、かつ、上記ダミービット線
に接続される電流−電圧変換回路の出力ノードと電源電
位間に設けられた負荷抵抗の抵抗値を、上記ビット線に
接続される電流−電圧変換回路の出力ノードと電源電位
間に設けられた負荷抵抗の抵抗値よりも高く設定し、上
記ダミービット線に接続される電流−電圧変換回路の特
性を、上記ビット線に接続される電流−電圧変換回路の
特性と異ならしめた構成としたから、アドレス変化時に
ビット線，及びダミービット線をリセットし、その後ビ
ット線に接続される電流−電圧変換回路の出力とダミー
ビット線に接続される電流−電圧変換回路の出力とを差
動増幅することにより、リファレンスセルを必要とせず
に高速アクセスが可能となる。
と、ビット線及び上記ダミービット線にそれぞれ接続さ
れ、アドレス変化により該ビット線及びダミービット線
をリセットするリセット用トランジスタと、上記ビット
線に接続される電流−電圧変換回路の出力と上記ダミー
ビット線に接続される電流−電圧変換回路の出力とを入
力とし、上記リセット動作から所定時間経過後に活性化
される差動増幅器とを備え、かつ、上記ダミービット線
に接続される電流−電圧変換回路の出力ノードと電源電
位間に設けられた負荷抵抗の抵抗値を、上記ビット線に
接続される電流−電圧変換回路の出力ノードと電源電位
間に設けられた負荷抵抗の抵抗値よりも高く設定し、上
記ダミービット線に接続される電流−電圧変換回路の特
性を、上記ビット線に接続される電流−電圧変換回路の
特性と異ならしめた構成としたから、アドレス変化時に
ビット線，及びダミービット線をリセットし、その後ビ
ット線に接続される電流−電圧変換回路の出力とダミー
ビット線に接続される電流−電圧変換回路の出力とを差
動増幅することにより、リファレンスセルを必要とせず
に高速アクセスが可能となる。
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例による不揮発性半導体記
憶装置のセンスアンプ部を示す図である。ダミーI/O線2
0が設けられ、リファレンス側の電流−電圧変換回路21
に接続される。ダミーI/O線20にはゲートに信号YGが入
力されるトランジスタ22のドレインが接続され、トラン
ジスタ22のソースにはダミービット線23が接続される。
すべてのビット線6,ダミービット線23に、リセット用信
号RSTがゲートに入力されるリセット用トランジスタ24,
25が接続される。電流−電圧変換回路12,21の出力は、
ゲートに信号VTが入力されるトランジスタ26,27を介し
て、トランジスタ28〜31から構成される差動増幅器に入
力される。ＰチャネルMOSトランジスタ28,30のソース
は、ゲートに信号▲▼が入力されるＰチャネルMOS
トランジスタ32を介して電源に接続される。トランジス
タ29,31のソースは、ゲートに信号S0が入力されるトラ
ンジスタ33を介して接地される。差動増幅器の２つのノ
ードN1,N2は、ゲート信号RSTが入力されるトランジスタ
34,35を介して接地される。差動増幅器の出力RD,▲
▼は、ゲートに信号SDTが入力されるトランジスタ36,37
を介して取り出される。
憶装置のセンスアンプ部を示す図である。ダミーI/O線2
0が設けられ、リファレンス側の電流−電圧変換回路21
に接続される。ダミーI/O線20にはゲートに信号YGが入
力されるトランジスタ22のドレインが接続され、トラン
ジスタ22のソースにはダミービット線23が接続される。
すべてのビット線6,ダミービット線23に、リセット用信
号RSTがゲートに入力されるリセット用トランジスタ24,
25が接続される。電流−電圧変換回路12,21の出力は、
ゲートに信号VTが入力されるトランジスタ26,27を介し
て、トランジスタ28〜31から構成される差動増幅器に入
力される。ＰチャネルMOSトランジスタ28,30のソース
は、ゲートに信号▲▼が入力されるＰチャネルMOS
トランジスタ32を介して電源に接続される。トランジス
タ29,31のソースは、ゲートに信号S0が入力されるトラ
ンジスタ33を介して接地される。差動増幅器の２つのノ
ードN1,N2は、ゲート信号RSTが入力されるトランジスタ
34,35を介して接地される。差動増幅器の出力RD,▲
▼は、ゲートに信号SDTが入力されるトランジスタ36,37
を介して取り出される。
次に動作について説明する。第２図に第１図に示した装
置のクロックタイミングダイアグラム、第３図にそのシ
ミュレーション結果を示す。入力アドレスが変化した
時、これを検知してATDパルスが出る（回路は図示せ
ず）。この信号によりRST信号が“H"となり、すべての
ビット線6,ダミービット線23が接地される。その後信号
YGが“H"となり、同時に選択されたＹゲート信号７が
“H"となり、電流−電圧変換回路12,21がビット線6,ダ
ミービット線23に接続される。これによりビット線6,ダ
ミーセット線23は、電流−電圧変換回路12,21により充
電されはじめる。選択されたメモリセルに“1"が書込ま
れておれば、ビット線６の充電が終った後、徐々に電流
−電圧変換回路12の出力（ノードN3）電位が上昇してい
く。また“0"が書込まれておれば、ノードN3の電位は低
いままである。
置のクロックタイミングダイアグラム、第３図にそのシ
ミュレーション結果を示す。入力アドレスが変化した
時、これを検知してATDパルスが出る（回路は図示せ
ず）。この信号によりRST信号が“H"となり、すべての
ビット線6,ダミービット線23が接地される。その後信号
YGが“H"となり、同時に選択されたＹゲート信号７が
“H"となり、電流−電圧変換回路12,21がビット線6,ダ
ミービット線23に接続される。これによりビット線6,ダ
ミーセット線23は、電流−電圧変換回路12,21により充
電されはじめる。選択されたメモリセルに“1"が書込ま
れておれば、ビット線６の充電が終った後、徐々に電流
−電圧変換回路12の出力（ノードN3）電位が上昇してい
く。また“0"が書込まれておれば、ノードN3の電位は低
いままである。
一方、リファレンス側は、電流−電圧変換回路21の負荷
トランジスタ（第６図で示したトランジスタ18）のサイ
ズがメモリセル側の電流−電圧変換回路12のものよりも
小さく設定されているので、ノードN4の電位は“1"読出
し時のノードN3よりもゆっくりと上昇する。ノードN4の
レベルは、“1"読出し時，“0"読出し時のノードN3のレ
ベルの中間となる。ノードN3とノードN4の電位差がつい
たところで、▲▼＝“L"（S0＝“H"）として差動増
幅器を活性化させ、ノードN3,N4の電位差を増幅する。
ただし、この時信号VTは“L"となりい、電流−電圧変換
回路12,21と差動増幅器は切離される。なお、ダミーI/O
線20,ダミービット線23のレイアウト，浮遊容量は、I/O
線10,ビット線６とほぼ同一に設定される。
トランジスタ（第６図で示したトランジスタ18）のサイ
ズがメモリセル側の電流−電圧変換回路12のものよりも
小さく設定されているので、ノードN4の電位は“1"読出
し時のノードN3よりもゆっくりと上昇する。ノードN4の
レベルは、“1"読出し時，“0"読出し時のノードN3のレ
ベルの中間となる。ノードN3とノードN4の電位差がつい
たところで、▲▼＝“L"（S0＝“H"）として差動増
幅器を活性化させ、ノードN3,N4の電位差を増幅する。
ただし、この時信号VTは“L"となりい、電流−電圧変換
回路12,21と差動増幅器は切離される。なお、ダミーI/O
線20,ダミービット線23のレイアウト，浮遊容量は、I/O
線10,ビット線６とほぼ同一に設定される。
このように、本実施例におるリファレンス側の電流−電
圧変換回路は、アドレスが変化し読出しデータが変化す
る時に、メモリセル側の電流−電圧変換回路の出力“L"
/“H"の中間電位を出力する。さらに、本実施例による
装置では、アドレス変化があって所定時間後に差動増幅
器が活性化されることにより、急速に電位差が増幅され
る。従って、アドレスが切換ってもセンスアンプ出力の
反転が遅れることはなく、また、リファレンス側にリフ
ァレンスセルを必要としないのでEPROMのみならずEEPRO
Mに用いることもできる。
圧変換回路は、アドレスが変化し読出しデータが変化す
る時に、メモリセル側の電流−電圧変換回路の出力“L"
/“H"の中間電位を出力する。さらに、本実施例による
装置では、アドレス変化があって所定時間後に差動増幅
器が活性化されることにより、急速に電位差が増幅され
る。従って、アドレスが切換ってもセンスアンプ出力の
反転が遅れることはなく、また、リファレンス側にリフ
ァレンスセルを必要としないのでEPROMのみならずEEPRO
Mに用いることもできる。
以上のように、この発明に係る不揮発性半導体記憶装置
によれば、リファレンス側にダミーI/O線，ダミービッ
ト線を設け、アドレス変化時にすべてのビット線，ダミ
ービット線をリセットし、センス出力をレベル差がつい
てから差動増幅器で急速に増幅するよう構成したので、
高速アクセスが可能であり、EEPROMにも適用可能なもの
が得られるという効果がある。
によれば、リファレンス側にダミーI/O線，ダミービッ
ト線を設け、アドレス変化時にすべてのビット線，ダミ
ービット線をリセットし、センス出力をレベル差がつい
てから差動増幅器で急速に増幅するよう構成したので、
高速アクセスが可能であり、EEPROMにも適用可能なもの
が得られるという効果がある。
第１図は本発明の一実施例による不揮発性半導体記憶装
置を示す図、第２図はそのクロックタイミングダイアグ
ラムを示す図、第３図はそのシミュレーション結果を示
す図、第４図は従来の不揮発性半導体記憶装置を示す
図、第５図は従来の他の不揮発性半導体記憶装置を示す
図、第６図は電流−電圧変換回路の一例を示す図であ
る。 ６はビット線、12,21は電流−電圧変換回路、20はダミ
ーI/O線、23はダミービット線、24,25はリセット用トラ
ンジスタ。 なお、図中同一符号は同一又は相当部分を示す。
置を示す図、第２図はそのクロックタイミングダイアグ
ラムを示す図、第３図はそのシミュレーション結果を示
す図、第４図は従来の不揮発性半導体記憶装置を示す
図、第５図は従来の他の不揮発性半導体記憶装置を示す
図、第６図は電流−電圧変換回路の一例を示す図であ
る。 ６はビット線、12,21は電流−電圧変換回路、20はダミ
ーI/O線、23はダミービット線、24,25はリセット用トラ
ンジスタ。 なお、図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (1)
- 【請求項１】ダミーI/O線及びダミービット線と、 ビット線及び上記ダミービット線にそれぞれ接続され、
アドレス変化により該ビット線及びダミービット線をリ
セットするリセット用トランジスタと、 上記ビット線に接続される電流−電圧変換回路の出力と
上記ダミービット線に接続される電流−電圧変換回路の
出力とを入力とし、上記リセット動作から所定時間経過
後に活性化される差動増幅器とを備え、 上記ダミービット線に接続される電流−電圧変換回路の
出力ノードと電源電位間に設けられた負荷抵抗の抵抗値
が、上記ビット線に接続される電流−電圧変換回路の出
力ノードと電源電位間に設けられた負荷抵抗の抵抗値よ
りも高く設定されており、上記ダミービット線に接続さ
れる電流−電圧変換回路の特性は、上記ビット線に接続
される電流−電圧変換回路の特性と異なるものであるこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337388A JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10337388A JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276493A JPH01276493A (ja) | 1989-11-07 |
| JPH07101559B2 true JPH07101559B2 (ja) | 1995-11-01 |
Family
ID=14352303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10337388A Expired - Lifetime JPH07101559B2 (ja) | 1988-04-26 | 1988-04-26 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101559B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100962027B1 (ko) | 2008-11-12 | 2010-06-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센싱 인에이블 신호 제어 회로 |
-
1988
- 1988-04-26 JP JP10337388A patent/JPH07101559B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276493A (ja) | 1989-11-07 |
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