JPH01314043A - ５／４変換回路 - Google Patents
５／４変換回路Info
- Publication number
- JPH01314043A JPH01314043A JP14496888A JP14496888A JPH01314043A JP H01314043 A JPH01314043 A JP H01314043A JP 14496888 A JP14496888 A JP 14496888A JP 14496888 A JP14496888 A JP 14496888A JP H01314043 A JPH01314043 A JP H01314043A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- conversion
- circuit
- time slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル通信系の５／４変換回路に関し、特
にパリティチェックを行うようにした５／４変換回路に
関するものである。
にパリティチェックを行うようにした５／４変換回路に
関するものである。
（従来の技術）
ディジタル通信系においては、例えば、交換局のＭ２０
型同期間重変換装置内の信号速度は８．１９２Ｍビット
／ ｓｅｅであるが、局間の伝送路における信号速度は
、例えば、２次群では６．３１２Ｍビット／ｓｅｅ、１
次群では１．５４４Ｍビット／ ｓｅｅであり、その相
互の位相同期をとる必要がある。
型同期間重変換装置内の信号速度は８．１９２Ｍビット
／ ｓｅｅであるが、局間の伝送路における信号速度は
、例えば、２次群では６．３１２Ｍビット／ｓｅｅ、１
次群では１．５４４Ｍビット／ ｓｅｅであり、その相
互の位相同期をとる必要がある。
このため、局間の伝送路から同期多重変換装置に信号を
送る際に、伝送路インタフェース回路において５／４変
換が行われる。
送る際に、伝送路インタフェース回路において５／４変
換が行われる。
第２図は従来の５／４変換回路のブロック図である。
同図において、ＴＲは５／４変換部、Ｉ ＨＷＩ〜ＩＨ
Ｗ５は５／４変換部ＴＲの入力側の各伝送路をなす５本
のハイウェイ、０ＨＷＩ〜０ＨＷ４は５／４変換部ＴＲ
で変換された出力側の各伝送路をなす４本のハイウェイ
、ＰＣは５／４変換部の入力側でハイウェイＩ ＨＷＩ
−Ｉ ＨＷ５のデータについてパリティチェックを行
うパリティチェック回路、ＰＧは５／４変換部ＴＲの出
力側でノ１イウェイ０ＨＷＩ〜０ＨＷ４のデータに対応
させたパリティを発生して後段に送出するパリティ発生
回路である。
Ｗ５は５／４変換部ＴＲの入力側の各伝送路をなす５本
のハイウェイ、０ＨＷＩ〜０ＨＷ４は５／４変換部ＴＲ
で変換された出力側の各伝送路をなす４本のハイウェイ
、ＰＣは５／４変換部の入力側でハイウェイＩ ＨＷＩ
−Ｉ ＨＷ５のデータについてパリティチェックを行
うパリティチェック回路、ＰＧは５／４変換部ＴＲの出
力側でノ１イウェイ０ＨＷＩ〜０ＨＷ４のデータに対応
させたパリティを発生して後段に送出するパリティ発生
回路である。
ＳＲＩ〜ＳＲ４はシフトレジスタで、ハイウェイｌ Ｈ
Ｗ５の各タイムスロット毎のデータを順次シフトする。
Ｗ５の各タイムスロット毎のデータを順次シフトする。
ＳＥＬはセレクタで、ハイウェイＩ ＨＷＩ −Ｉ Ｈ
Ｗ４のデータ或はシフトレジスタ５ＲＩ−３Ｒ４のデー
タを選択してハイウェイ０ＨＷＩ〜０ＨＷ４に出力する
。
Ｗ４のデータ或はシフトレジスタ５ＲＩ−３Ｒ４のデー
タを選択してハイウェイ０ＨＷＩ〜０ＨＷ４に出力する
。
次に第４図を参照して５／４変換部ＴＲの変換動作を説
明する。なお、同図は第１図の回路の動作説明図である
が、同図において、パリティ発生回路ＰＧＴとパリティ
チェック回路ＰＣＴを除いた部分は第２図の５／４変換
部ＴＲに対応している。
明する。なお、同図は第１図の回路の動作説明図である
が、同図において、パリティ発生回路ＰＧＴとパリティ
チェック回路ＰＣＴを除いた部分は第２図の５／４変換
部ＴＲに対応している。
ハイウェイＩ ＨＷ１〜Ｉ ＨＷ５の各タイムスロット
は、番号１−１〜Ｂｌａｎｋ 、−５−１〜Ｂ１１ｎｋ
で示すように５タイムスロット毎に１つの空きタイムス
ロット旧ａｎｋを介在させ、その各タイムスロットは１
〜８のビット番号で示す８ビツトのデータよりなる。セ
レクタＳＥＬは、ハイウェイ■ＨＷＩ〜ＩＨＷ４につい
ての同図の１番から４番までのタイムスロットのデータ
をハイウェイ０ＨＷｌ〜０ＨＷ４に出力し、その間に各
シフトレジスタ５ＲＩ−８Ｒ４に記憶されている各タイ
ムスロットのデータを５番目のタイムスロット旧ａｎｋ
のタイミングでハイウェイ０Ｉ（Ｗｌ〜０ＨＷ４に出力
する。この動作が繰返されて５／４変換される。
は、番号１−１〜Ｂｌａｎｋ 、−５−１〜Ｂ１１ｎｋ
で示すように５タイムスロット毎に１つの空きタイムス
ロット旧ａｎｋを介在させ、その各タイムスロットは１
〜８のビット番号で示す８ビツトのデータよりなる。セ
レクタＳＥＬは、ハイウェイ■ＨＷＩ〜ＩＨＷ４につい
ての同図の１番から４番までのタイムスロットのデータ
をハイウェイ０ＨＷｌ〜０ＨＷ４に出力し、その間に各
シフトレジスタ５ＲＩ−８Ｒ４に記憶されている各タイ
ムスロットのデータを５番目のタイムスロット旧ａｎｋ
のタイミングでハイウェイ０Ｉ（Ｗｌ〜０ＨＷ４に出力
する。この動作が繰返されて５／４変換される。
そして従来の監視方式においては、パリティチェック回
路ＰＣが、５／４変換部ＴＲに入力するデータについて
、前段から送出されたパリティと比較してチエツクし、
パリティ発生回路ＰＧは、５／４変換部ＴＲから出力さ
れたデータについて、パリティを発生させて、後段で同
様にチエツクするようにしている。
路ＰＣが、５／４変換部ＴＲに入力するデータについて
、前段から送出されたパリティと比較してチエツクし、
パリティ発生回路ＰＧは、５／４変換部ＴＲから出力さ
れたデータについて、パリティを発生させて、後段で同
様にチエツクするようにしている。
（発明が解決しようとする課題）
しかしながら上記の監視方式においては、５／４変換部
の監視を行っていないので、５／４変換部に障害があっ
たときは他の部分の障害との判別ができず、故障診断に
支障があった。
の監視を行っていないので、５／４変換部に障害があっ
たときは他の部分の障害との判別ができず、故障診断に
支障があった。
本発明は上記問題点に鑑み、５／４変換部の動作を監視
するようにした５／４変換回路を提供することを目的と
する。
するようにした５／４変換回路を提供することを目的と
する。
（課題を解決するための手段）
本発明は前記問題点を解決するために、５タイムスロッ
ト毎に１つの空きタイムスロットを介在させて伝送され
た５本の伝送路のデータを受信し、そのうちの４本の伝
送路の各空きタイムスロットに他の１本の伝送路の各タ
イムスロットのデータを配分させて５／４変換する５／
４変換回路において、伝送ビットの進行に応じて前記他
の１本の伝送路の各タイムスロットのデータから共通の
ビット番号のデータを取出し該各共通のビット番号毎の
２値データに対応させたパリティを発生するパリティ発
生回路と、前記配分させたタイムスロットの４本の伝送
路のデータについて伝送ビットの進行に応じて共通のビ
ット番号毎の２値データに対応したパリティを生成し該
パリティと前記パリティ発生回路によるパリティとを比
較してパリティチェックするパリティチェック回路とを
備えた。
ト毎に１つの空きタイムスロットを介在させて伝送され
た５本の伝送路のデータを受信し、そのうちの４本の伝
送路の各空きタイムスロットに他の１本の伝送路の各タ
イムスロットのデータを配分させて５／４変換する５／
４変換回路において、伝送ビットの進行に応じて前記他
の１本の伝送路の各タイムスロットのデータから共通の
ビット番号のデータを取出し該各共通のビット番号毎の
２値データに対応させたパリティを発生するパリティ発
生回路と、前記配分させたタイムスロットの４本の伝送
路のデータについて伝送ビットの進行に応じて共通のビ
ット番号毎の２値データに対応したパリティを生成し該
パリティと前記パリティ発生回路によるパリティとを比
較してパリティチェックするパリティチェック回路とを
備えた。
（作 用）
本発明によれば、５／４変換前において、パリティ発生
回路が、１本の伝送路に直列に配置されている共通のビ
ット番号毎の２値データに対応させた値のパリティを発
生し、５／４変換後においては、パリティチェック回路
が４本の伝送路に並列に配置されている共通のビット番
号毎の２値データに対応させた値のパリティを生成し、
該パリティと前記パリティ発生回路によるパリティとを
比較してパリティチェックする。
回路が、１本の伝送路に直列に配置されている共通のビ
ット番号毎の２値データに対応させた値のパリティを発
生し、５／４変換後においては、パリティチェック回路
が４本の伝送路に並列に配置されている共通のビット番
号毎の２値データに対応させた値のパリティを生成し、
該パリティと前記パリティ発生回路によるパリティとを
比較してパリティチェックする。
（実施例）
第１図は本発明の一実施例を示す５／４変換回路のブロ
ック図、第３図は第１図の回路のパリティチェック部の
詳細図、第４図は第１図の回路の動作説明図、第５図は
第３図の回路の動作を示すタイミングチャートである。
ック図、第３図は第１図の回路のパリティチェック部の
詳細図、第４図は第１図の回路の動作説明図、第５図は
第３図の回路の動作を示すタイミングチャートである。
第１図においては、第２図と同等の部分には同一の符号
を付して示している。
を付して示している。
ＰＧＴは５／４変換部ＴＲを監視するためのパリティを
発生するパリティ発生回路、ＥＸＩは排他的オアゲート
、ＳＲＴはシフトレジスタである。
発生するパリティ発生回路、ＥＸＩは排他的オアゲート
、ＳＲＴはシフトレジスタである。
シフトレジスタＳＲＴは、各タイムスロットのビット数
と同数のＤ型フリップフロップＦｌ −Ｆ８とアンドゲ
ートＡＮＤＩ−ＡＮＤ８により構成されている。
と同数のＤ型フリップフロップＦｌ −Ｆ８とアンドゲ
ートＡＮＤＩ−ＡＮＤ８により構成されている。
排他的オアゲートＥＸＩは入力側の１本のハイウェイ１
ＨＷ５の直列の各データと、シフトレジスタＳＲＴの終
段のフリップフロップＦｌの出力とを受けて、アントゲ
ニドＡＮＤ８を介してシフトレジスタＳＲＴの初段のフ
リップフロップＦＢに出力し、シフトレジスタＳＲＴは
ハイウェイＩＨＷ５のデータのビットが進む毎にそれぞ
れのアンドゲートＡＮＤ７〜ＡＮＤＩを介してそのデー
タを次段の各フリップフロップＦ７〜Ｆｌに順次シフト
させ、終段のフリップフロップＦｌからパリティを出力
する。Ｒはリセット信号で、空きタイムスロットの終端
においてフリップフロップＦｌ−ＦＢをリセットさせる
。８ＭＣＬＫは８．１９２Ｍビット／ｓｅｅのりＯツク
で、ＩＨＷｌ〜ＩＨＷ５ （或は０ＨＷＩ〜０ＨＷ４
）のビットの進行に合わせて前記シフトを行う。
ＨＷ５の直列の各データと、シフトレジスタＳＲＴの終
段のフリップフロップＦｌの出力とを受けて、アントゲ
ニドＡＮＤ８を介してシフトレジスタＳＲＴの初段のフ
リップフロップＦＢに出力し、シフトレジスタＳＲＴは
ハイウェイＩＨＷ５のデータのビットが進む毎にそれぞ
れのアンドゲートＡＮＤ７〜ＡＮＤＩを介してそのデー
タを次段の各フリップフロップＦ７〜Ｆｌに順次シフト
させ、終段のフリップフロップＦｌからパリティを出力
する。Ｒはリセット信号で、空きタイムスロットの終端
においてフリップフロップＦｌ−ＦＢをリセットさせる
。８ＭＣＬＫは８．１９２Ｍビット／ｓｅｅのりＯツク
で、ＩＨＷｌ〜ＩＨＷ５ （或は０ＨＷＩ〜０ＨＷ４
）のビットの進行に合わせて前記シフトを行う。
フリップフロップＦｌから順次出力されるパリティはリ
セット後の最初のタイムスロット５−１の２値データに
対しては各ビット１〜８のそのままのデータであり、５
−２以後のデータについては各ビットの２値データが前
のタイムスロットのデータと同一のときは′０”、異な
るときは“１”になる。よって各ビット毎に“１”の数
が奇数になると“１”になり、偶数になると′０”にな
る。
セット後の最初のタイムスロット５−１の２値データに
対しては各ビット１〜８のそのままのデータであり、５
−２以後のデータについては各ビットの２値データが前
のタイムスロットのデータと同一のときは′０”、異な
るときは“１”になる。よって各ビット毎に“１”の数
が奇数になると“１”になり、偶数になると′０”にな
る。
ＰＣＴは５／４変換部ＴＲを監視するパリティチェック
回路で、排他的オアゲートＥＸ２〜ＥＸ５、アンドゲー
トＡＮＤ９よりなる。出力側の各ハイウェイ０ＨＷＩ〜
０ＨＷ４のデータの“１″の数が各ビット毎に奇数のと
き排他的オアゲートＥＸ４から“１″を出力し、偶数の
とき“０“を出力する。排他的オアゲートＥＸ５は、フ
リップフロップＦ１から出力されるパリティと、排他的
オアゲートＥＸ４から出力されるパリティとを比較して
異なるときパリティアラームを出力する。
回路で、排他的オアゲートＥＸ２〜ＥＸ５、アンドゲー
トＡＮＤ９よりなる。出力側の各ハイウェイ０ＨＷＩ〜
０ＨＷ４のデータの“１″の数が各ビット毎に奇数のと
き排他的オアゲートＥＸ４から“１″を出力し、偶数の
とき“０“を出力する。排他的オアゲートＥＸ５は、フ
リップフロップＦ１から出力されるパリティと、排他的
オアゲートＥＸ４から出力されるパリティとを比較して
異なるときパリティアラームを出力する。
ＡＮＤ９はマスク用のアンドゲートで、第４図の５容重
のタイムスロットにおいてマスク信号ＭＳＫを受けて、
当該タイムスロットのデータについて排他的オアゲー）
ＥＸ４の出力を有効にし、他を無効にして、該タイムス
ロットにおけるパリティアラームを出力する。
のタイムスロットにおいてマスク信号ＭＳＫを受けて、
当該タイムスロットのデータについて排他的オアゲー）
ＥＸ４の出力を有効にし、他を無効にして、該タイムス
ロットにおけるパリティアラームを出力する。
なお、第５図のタイミングチャートのシフトレジスタ５
ＲＴ（Ｆｌ）の出力において、Ｌはローレベルを示し、
１′〜８′は５−１のデータと５−２のデータとの各ビ
ット毎の排他的論理和のデータであり、以下同様に１＃
〜８”はデータ１″〜８゛と５−３のデータとの排他的
論理和のデータ、Ｐ−１〜Ｐ−８はデータ１１〜８＃と
５−４のデータとの排他的論理和のデータである。
ＲＴ（Ｆｌ）の出力において、Ｌはローレベルを示し、
１′〜８′は５−１のデータと５−２のデータとの各ビ
ット毎の排他的論理和のデータであり、以下同様に１＃
〜８”はデータ１″〜８゛と５−３のデータとの排他的
論理和のデータ、Ｐ−１〜Ｐ−８はデータ１１〜８＃と
５−４のデータとの排他的論理和のデータである。
第３図の回路において、例えばハイウェイＩＨＷ５の各
タイムスロット５−１〜５−４におけるビット番号８の
データがそれぞれ“１”、“１″。
タイムスロット５−１〜５−４におけるビット番号８の
データがそれぞれ“１”、“１″。
０°、“１”であったとすると、第５図のシフトレジス
タ５ＲＴ（Ｆｌ）のデータは８．８−。
タ５ＲＴ（Ｆｌ）のデータは８．８−。
８’ 、Ｐ−８がそれぞ６ ”１” 、”Ｏ’ 、”０
” 。
” 。
“１″となり、一方、ハイウェイ０ＨＷＩ −０ＨＷ４
の第４図における右端のビット番号８のデータは、′１
”の数が奇数であることから、排他的オアゲートＥＸ４
の当該ビット番号のデータが“１”になる。マスク信号
ＭＳＫがハイレベルのときに、排他的オアゲートＥＸ５
によって、データＰ−８と排他的オアゲートＥＸ４のデ
ータとが゛比較される。これが一致すれば正常であるが
、−致しないときはデータ誤りがあったとして、アンド
ゲートＡＮＤ９からパリティアラームが出力される。
の第４図における右端のビット番号８のデータは、′１
”の数が奇数であることから、排他的オアゲートＥＸ４
の当該ビット番号のデータが“１”になる。マスク信号
ＭＳＫがハイレベルのときに、排他的オアゲートＥＸ５
によって、データＰ−８と排他的オアゲートＥＸ４のデ
ータとが゛比較される。これが一致すれば正常であるが
、−致しないときはデータ誤りがあったとして、アンド
ゲートＡＮＤ９からパリティアラームが出力される。
（発明の効果）
以上説明したように本発明によれば、５／４変換回路の
入力側の１本の伝送路のデータについて共通のビット番
号毎の２値データに対応させたパリティを発生させ、出
力側の伝送路についても前記１本の伝送路から配分され
たデータに対応させたパリティを発生させ、両パリティ
を比較してパリティチェックするようにしたので、５／
４変換によるデータ誤りが検出されて、５／４変換回路
を正確且つ迅速に故障診断することができる。
入力側の１本の伝送路のデータについて共通のビット番
号毎の２値データに対応させたパリティを発生させ、出
力側の伝送路についても前記１本の伝送路から配分され
たデータに対応させたパリティを発生させ、両パリティ
を比較してパリティチェックするようにしたので、５／
４変換によるデータ誤りが検出されて、５／４変換回路
を正確且つ迅速に故障診断することができる。
第１図は本発明の実施例を示す５／４変換回路のブロッ
ク図、第２図は従来の５／４変換回路のブロック図、第
３図は第１図の回路のパリティチェック部の詳細図、第
４図は第１図の回路の動作説明図、第５図は第３図の回
路の動作を示すタイミングチャートである。 ＴＲ・・・５／４変換部 ＰＧＴ・・・パリティ発生回路 ＰＣＴ・・・パリティチェック回路 ｌ ＨＷＩ −Ｉ ＨＷ５・・・入力側のハイウェイ０
ＨＷＩ〜０ＨＷ４・・・出力側のハイウェイ特許出願人
沖電気工業株式会社 日本電信電話株式会社 代理人 弁理士 吉 １）精 孝
ク図、第２図は従来の５／４変換回路のブロック図、第
３図は第１図の回路のパリティチェック部の詳細図、第
４図は第１図の回路の動作説明図、第５図は第３図の回
路の動作を示すタイミングチャートである。 ＴＲ・・・５／４変換部 ＰＧＴ・・・パリティ発生回路 ＰＣＴ・・・パリティチェック回路 ｌ ＨＷＩ −Ｉ ＨＷ５・・・入力側のハイウェイ０
ＨＷＩ〜０ＨＷ４・・・出力側のハイウェイ特許出願人
沖電気工業株式会社 日本電信電話株式会社 代理人 弁理士 吉 １）精 孝
Claims (1)
- 【特許請求の範囲】 ５タイムスロット毎に１つの空きタイムスロットを介在
させて伝送された５本の伝送路のデータを受信し、その
うちの４本の伝送路の各空きタイムスロットに他の１本
の伝送路の各タイムスロットのデータを配分させて５／
４変換する５／４変換回路において、 伝送ビットの進行に応じて前記他の１本の伝送路の各タ
イムスロットのデータから共通のビット番号のデータを
取出し該各共通のビット番号毎の２値データに対応させ
たパリテイを発生するパリテイ発生回路と、 前記配分させたタイムスロットの４本の伝送路のデータ
について伝送ビットの進行に応じて共通のビット番号毎
の２値データに対応したパリテイを生成し該パリテイと
前記パリテイ発生回路によるパリテイとを比較してパリ
テイチェックするパリテイチェック回路とを備えた ことを特徴とする５／４変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496888A JPH01314043A (ja) | 1988-06-13 | 1988-06-13 | ５／４変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14496888A JPH01314043A (ja) | 1988-06-13 | 1988-06-13 | ５／４変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314043A true JPH01314043A (ja) | 1989-12-19 |
Family
ID=15374383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14496888A Pending JPH01314043A (ja) | 1988-06-13 | 1988-06-13 | ５／４変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314043A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320087A (ja) * | 2003-04-10 | 2004-11-11 | Nec Corp | 伝送システム |
-
1988
- 1988-06-13 JP JP14496888A patent/JPH01314043A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004320087A (ja) * | 2003-04-10 | 2004-11-11 | Nec Corp | 伝送システム |
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