JPH0131706B2 - - Google Patents
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- JPH0131706B2 JPH0131706B2 JP56202713A JP20271381A JPH0131706B2 JP H0131706 B2 JPH0131706 B2 JP H0131706B2 JP 56202713 A JP56202713 A JP 56202713A JP 20271381 A JP20271381 A JP 20271381A JP H0131706 B2 JPH0131706 B2 JP H0131706B2
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- Japan
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- electrode
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- 239000000969 carrier Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ信号の乗算処理、すなわち
信号の変調、復調、周波数変換などを容易ならし
める半導体可変抵抗素子を得ることを目的とす
る。
信号の変調、復調、周波数変換などを容易ならし
める半導体可変抵抗素子を得ることを目的とす
る。
従来、アナログ信号を処理するために使用され
ている半導体可変抵抗素子として、バイポーラト
ランジスタあるいは電界効果トランジスタが用い
られている。これらは、そのコレクタ、エミツタ
間インピーダンス、あるいは、ドレイン、ソース
間インピーダンスが、ベース電極あるいはゲー
ト、ソース間電圧により変化する特性を有してお
り、一般には、可変減衰器として利用されている
場合が多い。
ている半導体可変抵抗素子として、バイポーラト
ランジスタあるいは電界効果トランジスタが用い
られている。これらは、そのコレクタ、エミツタ
間インピーダンス、あるいは、ドレイン、ソース
間インピーダンスが、ベース電極あるいはゲー
ト、ソース間電圧により変化する特性を有してお
り、一般には、可変減衰器として利用されている
場合が多い。
しかし、上記の可変インピーダンス（この場合
コレクタ、エミツタ間インピーダンスあるいはド
レイン、ソース間インピーダンス）の大きさと、
制御信号（この場合、ベース電流あるいはゲー
ト、ソース間電圧）の大きさとの間には単純な関
係式で結びつけられるような関係がなく、アナロ
グ信号の乗算処理を行なう素子としては不適切で
ある。
コレクタ、エミツタ間インピーダンスあるいはド
レイン、ソース間インピーダンス）の大きさと、
制御信号（この場合、ベース電流あるいはゲー
ト、ソース間電圧）の大きさとの間には単純な関
係式で結びつけられるような関係がなく、アナロ
グ信号の乗算処理を行なう素子としては不適切で
ある。
第１図は、アナログ信号の乗算処理に適用しう
る可変抵抗素子の持つべき特性を概念的に説明す
るためのものである。
る可変抵抗素子の持つべき特性を概念的に説明す
るためのものである。
第１図において、可変抵抗素子１は端子２より
加えられる制御電圧VCによりその抵抗値Ｒが制
御されているものとする。この可変抵抗素子１に
は信号源３により別の信号電圧VSが加えられて
いるため、可変抵抗素子１に流れる電流ISは
（VS／Ｒ）で示される。いまここで、可変抵抗素
子１の抵抗値Ｒが制御電圧VCに反比例するもの
とすれば、上記の電流ISはVSとVCの積に比例す
る。
加えられる制御電圧VCによりその抵抗値Ｒが制
御されているものとする。この可変抵抗素子１に
は信号源３により別の信号電圧VSが加えられて
いるため、可変抵抗素子１に流れる電流ISは
（VS／Ｒ）で示される。いまここで、可変抵抗素
子１の抵抗値Ｒが制御電圧VCに反比例するもの
とすれば、上記の電流ISはVSとVCの積に比例す
る。
本発明は上述のように、その抵抗値が制御信号
の大きさに反比例する可変抵抗素子を得んとする
ものである。
の大きさに反比例する可変抵抗素子を得んとする
ものである。
以下、図面を用いて本発明の実施例につき説明
する。
する。
第２図は本発明をバイポーラICプロセスに適
用した場合の素子を上面から見た平面図、すなわ
ち、いわゆるコンポジツトマスク図面であり、第
３図は第２図に示すＡ―A′部の断面図を示すも
のである。
用した場合の素子を上面から見た平面図、すなわ
ち、いわゆるコンポジツトマスク図面であり、第
３図は第２図に示すＡ―A′部の断面図を示すも
のである。
第２図において、△印で示している部分４はＮ
型エミツタ拡散層（エミツタ領域）を、×印で示
している部分５はＰ型ベース拡散層（ベース領
域）を、〇印で示している部分６はＮ型コレクタ
気相成長層（コレクタ領域）を、ドツトで示して
いる部分７はＰ型分離拡散層を示す。また破線で
囲んで示している部分８は半導体部とアルミ配線
部を接続するための半導体表面に設けられた酸化
物絶縁体９に空けられた窓部を示し、無印の線で
囲まれている空白部１０はアルミ配線部を示す。
また、Ｅ，Ｂ，Ｃはそれぞれエミツタ、ベース、
コレクタ電極を、そして、BR1，BR2は可変抵抗
素子として使用する場合の抵抗素子用電極を示
す。
型エミツタ拡散層（エミツタ領域）を、×印で示
している部分５はＰ型ベース拡散層（ベース領
域）を、〇印で示している部分６はＮ型コレクタ
気相成長層（コレクタ領域）を、ドツトで示して
いる部分７はＰ型分離拡散層を示す。また破線で
囲んで示している部分８は半導体部とアルミ配線
部を接続するための半導体表面に設けられた酸化
物絶縁体９に空けられた窓部を示し、無印の線で
囲まれている空白部１０はアルミ配線部を示す。
また、Ｅ，Ｂ，Ｃはそれぞれエミツタ、ベース、
コレクタ電極を、そして、BR1，BR2は可変抵抗
素子として使用する場合の抵抗素子用電極を示
す。
一方、第３図は第２図に示すＡ―A′線の部分
の断面図を示すものであり、△、×、〇を示した
部分４，５，６は第２図に示したものと同じ部分
である。また、ドツトで示している部分７はＰ型
分離拡散層と共にＰ型サブストレート部を示し、
斜線で示している部分はアルミ配線層１０を、そ
して、細かいたて線で埋められている部分は酸化
物絶縁層９を示している。
の断面図を示すものであり、△、×、〇を示した
部分４，５，６は第２図に示したものと同じ部分
である。また、ドツトで示している部分７はＰ型
分離拡散層と共にＰ型サブストレート部を示し、
斜線で示している部分はアルミ配線層１０を、そ
して、細かいたて線で埋められている部分は酸化
物絶縁層９を示している。
次に本発明の動作原理につき、第３図を用いて
説明する。
説明する。
本発明では、通常のバイポーラトランジスタと
同様、エミツタ領域４のキヤリヤー濃度をベース
領域５のそれよりはるかに濃くしておき、エミツ
タ、ベース間に順方向バイアス電圧を加えること
により、エミツタ直下のベース領域５にエミツタ
電流に比例した少数キヤリヤーを注入する。この
注入された少数キヤリヤーは主として下方のコレ
クタ、ベース接合部に向つて拡散し、コレクタ、
ベース接合部が零バイアスまたは逆バイアスされ
ている場合、この接合部を介してコレクタ領域６
に達する。いまここで、通常のバイポーラトラン
ジスタと同様、エミツタ直下のエミツタ、ベース
接合面と、この接合面直下のコレクタ、ベース接
合面の距離、いわゆるベース幅を、ベースに注入
された少数キヤリヤーの拡散長より十分短かい距
離に保てば、エミツタ領域４よりベース領域５に
注入された少数キヤリヤーはベース領域５にてほ
とんど消滅することなく、コレクタ領域６に達す
る。
同様、エミツタ領域４のキヤリヤー濃度をベース
領域５のそれよりはるかに濃くしておき、エミツ
タ、ベース間に順方向バイアス電圧を加えること
により、エミツタ直下のベース領域５にエミツタ
電流に比例した少数キヤリヤーを注入する。この
注入された少数キヤリヤーは主として下方のコレ
クタ、ベース接合部に向つて拡散し、コレクタ、
ベース接合部が零バイアスまたは逆バイアスされ
ている場合、この接合部を介してコレクタ領域６
に達する。いまここで、通常のバイポーラトラン
ジスタと同様、エミツタ直下のエミツタ、ベース
接合面と、この接合面直下のコレクタ、ベース接
合面の距離、いわゆるベース幅を、ベースに注入
された少数キヤリヤーの拡散長より十分短かい距
離に保てば、エミツタ領域４よりベース領域５に
注入された少数キヤリヤーはベース領域５にてほ
とんど消滅することなく、コレクタ領域６に達す
る。
上述のようにエミツタ領域４のキヤリヤー濃度
をベース領域５のそれより十分濃くし、いわゆる
ベース幅を十分短かくし、さらに、コレクタ、ベ
ース接合部を零バイアスまたは逆バイアスに保つ
ことにより、エミツタ領域直下のベース領域５に
存在するキヤリヤーを、ほとんど、エミツタ領域
４から注入された少数キヤリヤーとなすことがで
き、しかも、この少数キヤリヤーは、上記のエミ
ツタ直下のベース領域５内ではほとんど消滅しな
いようになすことができる。
をベース領域５のそれより十分濃くし、いわゆる
ベース幅を十分短かくし、さらに、コレクタ、ベ
ース接合部を零バイアスまたは逆バイアスに保つ
ことにより、エミツタ領域直下のベース領域５に
存在するキヤリヤーを、ほとんど、エミツタ領域
４から注入された少数キヤリヤーとなすことがで
き、しかも、この少数キヤリヤーは、上記のエミ
ツタ直下のベース領域５内ではほとんど消滅しな
いようになすことができる。
このような少数キヤリヤーが存在しているベー
ス領域５では、キヤリヤーの量に比例してその電
気伝導度が増加する。
ス領域５では、キヤリヤーの量に比例してその電
気伝導度が増加する。
一方、上記少数キヤリヤーの量は、エミツタ領
域直下のベース領域中で、エミツタ、ベース接合
部からコレクタ、ベース接合部に向つてその濃度
分布が低下するが、このベース領域５全体に存在
する少数キヤリヤーの量は、エミツタ電流の広い
範囲にわたり（注入効率が低下しない範囲で）エ
ミツタ電流に比例する。
域直下のベース領域中で、エミツタ、ベース接合
部からコレクタ、ベース接合部に向つてその濃度
分布が低下するが、このベース領域５全体に存在
する少数キヤリヤーの量は、エミツタ電流の広い
範囲にわたり（注入効率が低下しない範囲で）エ
ミツタ電流に比例する。
したがつて、上記エミツタ直下のベース領域５
の電気伝導度はエミツタ電流に比例して変化する
ことになり、すなわちこのベース領域５の抵抗は
エミツタ電流に反比例して減少する。
の電気伝導度はエミツタ電流に比例して変化する
ことになり、すなわちこのベース領域５の抵抗は
エミツタ電流に反比例して減少する。
本発明は、このような上記ベース領域５の抵抗
がエミツタ電流に反比例して変化することを利用
し、その抵抗値が制御信号に反比例する可変抵抗
素子を得んとするものである。
がエミツタ電流に反比例して変化することを利用
し、その抵抗値が制御信号に反比例する可変抵抗
素子を得んとするものである。
この目的を達するためには、可変抵抗素子を実
現する際に生ずる種々の寄生素子を極力排除し、
さらに、制御信号成分が可変抵抗素子として使用
するための抵抗素子用電極BR1，BR2間に極力、
現われないように配慮することが望ましい。
現する際に生ずる種々の寄生素子を極力排除し、
さらに、制御信号成分が可変抵抗素子として使用
するための抵抗素子用電極BR1，BR2間に極力、
現われないように配慮することが望ましい。
第２図のパターン配置は、上記のことを配慮し
た結果、得られたパターン配置の一実施例であ
る。
た結果、得られたパターン配置の一実施例であ
る。
すなわち、第２図において、生ずることが望ま
しくない寄生素子として、抵抗素子用電極BR1，
BR2と、エミツタ領域４におおわれない部分のベ
ース拡散領域５にて形成される抵抗部があり、こ
の抵抗部は望ましいエミツタ領域直下のベース領
域５で形成される可変抵抗部と並列に入る。
しくない寄生素子として、抵抗素子用電極BR1，
BR2と、エミツタ領域４におおわれない部分のベ
ース拡散領域５にて形成される抵抗部があり、こ
の抵抗部は望ましいエミツタ領域直下のベース領
域５で形成される可変抵抗部と並列に入る。
また、上記エミツタ領域直下のベース領域５の
境界線から、抵抗素子用電極BR1，BR2までの抵
抗部も望ましくない寄生素子であり、この抵抗部
は望ましいエミツタ領域直下のベース領域５で形
成される可変抵抗部と直列に入る。
境界線から、抵抗素子用電極BR1，BR2までの抵
抗部も望ましくない寄生素子であり、この抵抗部
は望ましいエミツタ領域直下のベース領域５で形
成される可変抵抗部と直列に入る。
これら寄生素子の影響を極力さける具体的手段
につき若干説明する。すなわち、直列に入る寄生
抵抗素子はその抵抗値が極力小さくなるようにパ
ターン上の工夫をしたり、また、抵抗素子用電極
BR1，BR2を含む周辺のベース領域５のキヤリヤ
ー濃度を濃くする等の方法が有効であり、また、
並列に入る寄生抵抗素子に対しては、その抵抗値
が極力大きくなるように、エミツタ領域４でおお
われないベース領域５の幅を極力短かくし、その
長さを長くするようなパターン上の工夫が有効と
なる。
につき若干説明する。すなわち、直列に入る寄生
抵抗素子はその抵抗値が極力小さくなるようにパ
ターン上の工夫をしたり、また、抵抗素子用電極
BR1，BR2を含む周辺のベース領域５のキヤリヤ
ー濃度を濃くする等の方法が有効であり、また、
並列に入る寄生抵抗素子に対しては、その抵抗値
が極力大きくなるように、エミツタ領域４でおお
われないベース領域５の幅を極力短かくし、その
長さを長くするようなパターン上の工夫が有効と
なる。
また、制御信号成分が可変抵抗素子として使用
するための抵抗素子用電極BR1，BR2間に極力、
現われないようにするには、たとえば、第２図に
示すように、エミツタ、ベース、コレクタ電極
Ｅ，Ｂ，Ｃを抵抗素子用電極BR1，BR2に対して
対称型に配置することが望ましく、さらに、可変
抵抗部として使用するエミツタ直下のベース領域
５と、ベース電極Ｂ間のインピーダンスを高く
し、ベース電極に接続される制御信号源のインピ
ーダンスの影響を極力受けなくするようなパター
ン上の工夫も大切である。
するための抵抗素子用電極BR1，BR2間に極力、
現われないようにするには、たとえば、第２図に
示すように、エミツタ、ベース、コレクタ電極
Ｅ，Ｂ，Ｃを抵抗素子用電極BR1，BR2に対して
対称型に配置することが望ましく、さらに、可変
抵抗部として使用するエミツタ直下のベース領域
５と、ベース電極Ｂ間のインピーダンスを高く
し、ベース電極に接続される制御信号源のインピ
ーダンスの影響を極力受けなくするようなパター
ン上の工夫も大切である。
以上に詳述したように、本発明によれば、従来
のバイポーラICプロセスにより簡単に、制御信
号に反比例してその抵抗値が変化する可変抵抗素
子を得ることができ、種々のアナログ信号の乗算
処理に応用することができ、その実用的効果は極
めて大きいものである。
のバイポーラICプロセスにより簡単に、制御信
号に反比例してその抵抗値が変化する可変抵抗素
子を得ることができ、種々のアナログ信号の乗算
処理に応用することができ、その実用的効果は極
めて大きいものである。
第１図はアナログ信号の乗算処理に適用しうる
可変抵抗素子の特性を概念的に説明するための回
路図、第２図は本発明の一実施例の半導体可変抵
抗素子の平面図、第３図は第２図のＡ―A′線に
よる断面図である。 ４……エミツタ領域、５……ベース領域、６…
…コレクタ領域、９……酸化物絶縁層、１０……
アルミ配線層、Ｅ……エミツタ電極、Ｂ……ベー
ス電極、Ｃ……コレクタ電極、BR1，BR2……抵
抗素子用電極。
可変抵抗素子の特性を概念的に説明するための回
路図、第２図は本発明の一実施例の半導体可変抵
抗素子の平面図、第３図は第２図のＡ―A′線に
よる断面図である。 ４……エミツタ領域、５……ベース領域、６…
…コレクタ領域、９……酸化物絶縁層、１０……
アルミ配線層、Ｅ……エミツタ電極、Ｂ……ベー
ス電極、Ｃ……コレクタ電極、BR1，BR2……抵
抗素子用電極。
Claims (1)
- 【特許請求の範囲】 １ エミツタ領域を形成するキヤリヤー濃度の濃
いＮ型（またはＰ型）半導体部と、このエミツタ
領域と接してベース領域を形成するキヤリヤー濃
度の薄いＰ型（またはＮ型）半導体部と、このベ
ース領域と接してコレクタ領域を形成するＮ型
（またはＰ型）半導体部とから成り、上記ベース
領域部を上記エミツタ領域部と接する部分の両側
に拡張し、この拡張して設けたベース領域部に、
上記ベース領域部の上記エミツタ領域部と接する
部分を抵抗素子として使用するための２つの抵抗
用電極を設け、さらに、上記ベース領域部を、上
記２つの抵抗用電極を形成するために拡張した方
向と別の方向で、かつ上記２つの抵抗用電極に対
して対称形状で高いインピーダンスを有するよう
にして拡張し、この部分に、上記ベース領域部と
上記エミツタ領域部に順方向バイアスを与えるた
めのベース電極を設け、さらに、上記エミツタ領
域部、コレクタ領域部にそれぞれエミツタ電極、
コレクタ電極を設けたことを特徴とする半導体可
変抵抗素子。 ２ エミツタ領域部と接するベース領域部の両側
に拡張して設けたベース領域部のキヤリヤー濃度
を、エミツタ領域部と接するベース領域部のキヤ
リヤー濃度より濃くしたことを特徴とする特許請
求の範囲第１項記載の半導体可変抵抗素子。 ３ エミツタ電極、ベース電極間に順方向バイア
スを与え、ベース電極、コレクタ電極間に零バイ
アスまたは逆方向バイアスを与え、上記エミツ
タ、ベース間に与えた順方向バイアスを変化さ
せ、エミツタ領域に接するベース領域の伝導度を
可変することにより、上記２つの抵抗用電極間の
抵抗値を可変にすることを特徴とする特許請求の
範囲第１項記載の半導体可変抵抗素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202713A JPS58103169A (ja) | 1981-12-15 | 1981-12-15 | 半導体可変抵抗素子 |
| US06/449,732 US4510517A (en) | 1981-12-15 | 1982-12-14 | Electronically controlled variable semiconductor resistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202713A JPS58103169A (ja) | 1981-12-15 | 1981-12-15 | 半導体可変抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103169A JPS58103169A (ja) | 1983-06-20 |
| JPH0131706B2 true JPH0131706B2 (ja) | 1989-06-27 |
Family
ID=16461916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202713A Granted JPS58103169A (ja) | 1981-12-15 | 1981-12-15 | 半導体可変抵抗素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4510517A (ja) |
| JP (1) | JPS58103169A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649413A (en) * | 1983-08-29 | 1987-03-10 | Texas Instruments Incorporated | MOS integrated circuit having a metal programmable matrix |
| JP3412393B2 (ja) * | 1996-04-19 | 2003-06-03 | 松下電器産業株式会社 | 半導体装置 |
| JP3722655B2 (ja) | 1999-11-12 | 2005-11-30 | シャープ株式会社 | Ｓｏｉ半導体装置 |
| RU2184934C2 (ru) * | 2000-06-08 | 2002-07-10 | Закрытое акционерное общество Московское научно-производственное объединение "СПЕКТР" | Устройство для измерения толщины |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979769A (en) * | 1974-10-16 | 1976-09-07 | General Electric Company | Gate modulated bipolar transistor |
| GB1563193A (en) * | 1975-08-02 | 1980-03-19 | Ferranti Ltd | Semiconductor devices |
| US4228450A (en) * | 1977-10-25 | 1980-10-14 | International Business Machines Corporation | Buried high sheet resistance structure for high density integrated circuits with reach through contacts |
| HU183760B (en) * | 1981-12-23 | 1984-05-28 | Mta Koezponti Fiz Kutato Intez | Method and arrangement for shaping semiconductor tetrode |
-
1981
- 1981-12-15 JP JP56202713A patent/JPS58103169A/ja active Granted
-
1982
- 1982-12-14 US US06/449,732 patent/US4510517A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58103169A (ja) | 1983-06-20 |
| US4510517A (en) | 1985-04-09 |
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