JPH0230588B2 - - Google Patents

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JPH0230588B2
JPH0230588B2 JP57070169A JP7016982A JPH0230588B2 JP H0230588 B2 JPH0230588 B2 JP H0230588B2 JP 57070169 A JP57070169 A JP 57070169A JP 7016982 A JP7016982 A JP 7016982A JP H0230588 B2 JPH0230588 B2 JP H0230588B2
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region
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emitter
epitaxial layer
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JP57070169A
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Pieeru Roje Berunaaru
Berutonje Berunaaru
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors

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  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体本体内にモノリシツク集積回路
化されたダーリントン回路を具え、このダーリン
トン回路の入力トランジスタを第１のトランジス
タとし、出力トランジスタを第２のトランジスタ
とする時、第１のトランジスタをVMOS形の縦
方向エンハンスメント形絶縁ゲート電界効果トラ
ンジスタで形成し、第２のトランジスタを縦方向
バイポーラパワートランジスタで形成した半導体
装置に関するものである。
本発明は専らという訳ではないが殊にスイツチ
ング時間が短い電力増幅器に応用するのに適して
おり、このような電力増幅器は画像表示装置のラ
イン走査用に殊に適している。
このタイプの用途にはMOSパワートランジス
タを用いることもできるが、MOSパワートラン
ジスタは一方では同じ電力の時バイポーラトラン
ジスタよりも高速であるという利点を有し、他方
では制御に僅かの電力しか必要とせず、このため
集積回路で負帰還をかけられるという利点を有す
るものゝ、中程度の電圧や高電圧で用いることが
できる回路要素の場合飽和電圧を低くする（また
直列抵抗RONを小さくする）とトランジスタのチ
ヤネル領域に必要なスペースのため半導体本体に
大面積を要求するという欠点を抱えている。
電力レベルが同じ時２個のバイポーラトランジ
スタで形成される既知のダーリントン回路は半導
体材料をずつと僅かしか必要とせず、作るのもず
つとやさしい。また飽和電圧も低い。しかし、他
方ではこの既知のダーリントン回路を制御するに
はかなりのエネルギーを必要とし、スイツチング
性能もMOSトランジスタより悪い。
MOSトランジスタを入力トランジスタとし、
バイポーラトランジスタを出力トランジスタとす
る混成回路が知られており、こうすればダーリン
トン回路の性能が改良される。寸法をバイポーラ
−バイポーラダーリントン回路の寸法と等しく
し、ほぼ同量の半導体材料を使用するこの既知の
MOS−バイポーラ回路は入力エネルギーを非常
に僅かしか必要とせず、集積回路化された制御回
路に直結できる。また飽和電圧も低い。しかし、
スイツチング時間の問題が残つており、バイポー
ラ出力トランジスタが存在するため用途によつて
はスイツチング時間が遅すぎる。
冒頭に記載した特徴を有する半導体装置がフラ
ンス国特許願第2457566号から既知である。この
既知の装置ではバイポーラ出力トランジスタのベ
ース−エミツタ路が約１Ωという低い抵抗値を有
する抵抗により橋絡されている。これによりスイ
ツチング速度が上がるが、これは満足ゆくもので
ある。蓋し、上記抵抗により前の導通期間中にバ
イポーラ出力トランジスタのベースに蓄わえられ
ていた電荷がMOS入力トランジスタがカツトオ
フとなるや否や迅速に流出し、このため上記バイ
ポーラ出力トランジスタが速やかに「オフ」状態
に戻る。しかし、出力トランジスタの利得はこの
抵抗が低抵抗なため相当に下つてしまう。
本発明の一つの目的は容易に集積回路化でき且
つ上記既知の半導体装置に関連する欠点を下げな
いし少なくとも実質的になくし、更にスイツチン
グ速度が高く、小さい制御エネルギーで利得が高
く、大面積の半導体材料を必要としない集積回路
化されたダーリントン増幅器を提供するにある。
この目的を達成するため本発明によれば冒頭に
記載したタイプの半導体装置において、前記第１
のトランジスタに対し相補的な導電形のラテラル
エンハンスメント形絶縁ゲート電界効果トランジ
スタにより形成された第３のトランジスタを設
け、この第３のトランジスタを第２のトランジス
タのエミツタ−ベース接合と並列に接続し、第１
と第３のトランジスタのゲート電極どうしを相互
に接続したことを特徴とする。
上記第３のトランジスタは増幅器のスイツチン
グ速度を改良するのに役立つ。所定の極性の入力
電圧で第１のトランジスタと第２のトランジスタ
とが導電している時第３のトランジスタはカツト
オフであり、増幅器の正規の動作に干渉すること
はない。入力電圧の極性が反転するや否や第３の
トランジスタは導通し、第２のトランジスタのエ
ミツタ−ベース電流通路を短絡し、この第２のト
ランジスタのベースに蓄わえられていた電荷が第
３のトランジスタを介して流れ去り、出力電流が
迅速に下り、第２のトランジスタが「オフ」状態
に戻る。
それ故本発明に係る構造の電力増幅器のスイツ
チング時間は非常に短くできる。バイポーラ−バ
イポーラダーリントン増幅器及び本発明に係る
MOS−バイポーラダーリントン増幅器のスイツ
チング時間はほぼ同じ動作条件の下で例えば夫々
２〜3μs及び0.2〜0.25μsである。これは本発明に
係る半導体装置の場合スイツチング速度が既知の
バイポーラ−バイポーラダーリントン回路のスイ
ツチング速度よりも約十倍速いことを意味してい
る。
他方では本発明に係る半導体装置は増幅率が高
い。蓋し、導通期間においては第３のトランジス
タの抵抗が高く、前述したフランス国特許願第
2457566号で用いられている低抵抗の場合とは異
り、この第３のトランジスタを介して第２のトラ
ンジスタの制御電流が流れることはないからであ
る。
加えて必要とする制御エネルギーが低くて済
み、他方では性能が等しい時、殊にスイツチング
速度の点で等しい時半導体装置を作るのに必要な
半導体面積がMOSトランジスタで必要とする面
積の1/2で済み、半導体面積を集積回路化された
バイポーラダーリントン増幅器で必要とする面積
にほぼ等しくした場合、本発明増幅器を制御エネ
ルギーが小さいため直接別の集積回路に結合する
ことができる。第１のトランジスタを縦方向
VMOS構造にし、これと相補的な第３のトラン
ジスタをラテラル（横方向）構造にするとこれら
のトランジスタを半導体本体内に組み込むことが
極めて容易となる。
半導体本体に第１の導電形の基板領域を設け、
この基板領域の上に順次に反対の第２の導電形の
第１のエピタキシヤル層と、第１の導電形の第２
のエピタキシヤル層とを設け、前記基板領域を第
１のトランジスタのドレイン領域と第２のトラン
ジスタのコレクタ領域とにあて、第１のエピタキ
シヤル層で第２のトランジスタのベース領域を形
成し、第２のトランジスタのエミツタ領域を第２
のエピタキシヤル層の一部で形成し、この部分で
第１の導電形の一層高ドープされた表面領域を取
り囲み、第２のトランジスタのベース領域を第２
の導電形の接続領域により表面に接続し、これら
の接続領域の一つで第１のトランジスタの第１の
導電形の表面−隣接ソース領域を取り囲み、前記
一つの接続領域と前記ソース領域を電極に接続
し、ソース領域と前記一つの接続領域とを切り、
基板領域内迄延在する溝を設け、この溝に絶縁層
を被着し、この絶縁層の上にゲート電極を設け、
第２の導電形の第１の表面領域と第２の表面領域
とにより第３のトランジスタのソース領域とドレ
イン領域とを形成し、第１の表面領域を接続領域
に隣接させると共に第２の表面領域を第２のトラ
ンジスタのエミツタ領域に接続すると比較的簡単
な方法で且つコンパクトな態様で集積回路化でき
る。
この好適な構造の一つの形態では前記第３のト
ランジスタを第２のエピタキシヤル層の第２のト
ランジスタのエミツタ領域を形成する部分内に設
け、第２の導電形の第２の表面領域を第１の導電
形の前記の一層高ドープした表面領域に隣接せし
める。この形態の利点は第３のトランジスタが第
２のトランジスタのエミツタ内に位置しているた
め第３のトランジスタを組み込んでも半導体本体
上で余分な面積を必要としないことである。
前記好適な構造のもう一つの形態では前記第３
のトランジスタを第２のトランジスタのエミツタ
領域の外部に設け、接続領域によりこのエミツタ
領域から分離させる。この場合は第３のトランジ
スタを組み込むと第１と第２のトランジスタだけ
の場合よりも半導体表面上での面積が増える。し
かし、第３のトランジスタが第２のトランジスタ
のエミツタから離れているためいくつかの用途で
困る電気干渉現象が発生しないですむ。
実施例を挙げて図面につき本発明を詳細に説明
する。
注意すべきことは第２，３及び４図は全く略図
であつて寸法通りではないことである。殊に装置
の第３のトランジスタを具える部分は拡大してあ
る。また第４図の平面図では（相互にかみ合つて
いる蛇行部を抑えることにより）第３のトランジ
スタが存在する区域でバイポーラトランジスタの
エミツタ−ベース境界線のレイアウトが簡略化さ
れている。これは全て図面を明瞭ならしめるため
である。
第１図に示す半導体装置は第１のトランジスタ
Ｔ１（入力トランジスタ）を具え、この第１のト
ランジスタＴ１が第２のトランジスタＴ２（出力
トランジスタ）に結合され、これらの２個のトラ
ンジスタが一緒になつてダーリントン増幅器とし
て知られる回路を構成する。第１のトランジスタ
Ｔ１はエンハンスメント形の絶縁ゲート電界効果
トランジスタ、本例ではＮチヤネル形のトランジ
スタとする。第２のトランジスタＴ２はNPN形
のバイポーラパワートランジスタとする。そして
図示したように第１のトランジスタＴ１のソース
電極を第２のトランジスタＴ２のベースに接続
し、第１のトランジスタＴ１のドレイン電極と第
２のトランジスタのコレクタとを正の電源端子に
接続し、第１のトランジスタＴ１のゲート電極を
入力端子Ｅに接続し、第２のトランジスタＴ２の
エミツタを増幅器の出力端子Ｓに接続する。
本発明によれば、第１のトランジスタＴ１の導
電形に対し相補的な（従つて本例ではＰチヤネル
トランジスタとする）もう一つのエンハンスメン
ト形絶縁ゲート電界効果トランジスタにより形成
される第３のトランジスタを第２のトランジスタ
のエミツタ−ベース接合に直接並列に接続し、第
１のトランジスタＴ１とこの第３のトランジスタ
Ｔ３のゲート電極どうしを相互に接続する。
第１図及び以下の図面につきこれは第３のトラ
ンジスタＴ３のドレイン電極が第２のトランジス
タＴ２のベースと第１のトランジスタＴ１のソー
ス電極との両方に接続され、第３のトランジスタ
Ｔ３のソース電極が第２のトランジスタＴ２のエ
ミツタに接続され、第１と第３のトランジスタＴ
１及びＴ３のゲート電極がいずれも入力端子Ｅに
接続されることを意味する。これらのトランジス
タＴ１，Ｔ２及びＴ３は例えばシリコンの共通半
導体本体内に形成される。
第２図と第４図はメサ形の半導体装置内に設け
られた第１図の増幅器を示す。
この増幅器は半導体本体１内に設けられるが、
この半導体本体は本例では２部、即ち第１の導電
形（本例ではＮ形）の高ドープした基板１０とこ
の基板１０よりも低ドープであるが同じくＮ形の
エピタキシヤル層１１とから成る基板領域を有す
る。この基板領域１０，１１の上に順次にＰ形の
第１のエピタキシヤル層１２とＮ形の第２のエピ
タキシヤル層１３とを設けるが、これらは両方と
も可成り低ドープとする。
第１のエピタキシヤル層１２は高ドープＰ形接
続領域１２１，１２２及び１２３により表面１Ｂ
に顔を出す。
本例では（高ドープ」領域のドーピング濃度は
1017原子／cm3より高く、できれば1018原子／cm3よ
り高くし、「低ドープ」領域のドーピング濃度は
1017原子／cm3より低く、できれば1016原子／cm3よ
り低くする。
領域１２２内に表面１Ｂから第２と第１のエピ
タキシヤル層１３及び１２を貫通して基板領域の
エピタキシヤル層１１に至るＶ溝１４を設ける。
基板領域１０，１１は第１のトランジスタＴ１
のドレイン領域と第２のトランジスタＴ２のコレ
クタ領域とを形成する。第２のトランジスタのベ
ース領域を第１のエピタキシヤル層１２内に設
け、前記接続領域をベース接続に用いる。この第
１のエピタキシヤル層１２（及び接続領域１２
２）内にＶ溝１４の側面に沿つて第１のトランジ
スタＴ１のチヤネルを形成する。第２のトランジ
スタＴ２のエミツタ領域は第２のエピタキシヤル
層１３の領域１２１と１２２の間に存在する部分
１３０に形成する。この部分１３０内に厚さが第
２のエピタキシヤル層１３の厚さよりも薄い一層
高ドープのＮ形表面領域１３１を設ける。第１の
トランジスタＴ１のソース領域は接続領域１２２
により囲まれ且つＶ溝１４の周りに存在する領域
１６により形成する。この領域１６はＮ形高ドー
プで領域１３１とほぼ同じ厚さとする。
半導体本体１のメサの境界を形成する側面３０
とＶ溝を含む表面１Ｂの一部に絶縁層３１をかぶ
せ、この絶縁層を貫ぬいてコンタクト窓を設け
る。またこの絶縁層の上に第１のトランジスタＴ
１のゲート電極２０を設ける。基板の下面１Ａに
電極層２１を設けるが、この電極層２１は第２の
トランジスタＴ２のコレクタと第１のトランジス
タＴ１のドレイン電極とにコンタクトする。表面
１Ｂ側では第２のトランジスタＴ２のベース、エ
ミツタ並びに第１のトランジスタＴ１のソース電
極及び第２のトランジスタＴ２のベースを夫々電
極２２，２３及び２４とコンタクトさせる。
半導体本体１はまた第３のトランジスタＴ３も
具えるが、そのソース領域とドレイン領域は第２
の導電形（本例ではＰ形）の第１と第２の表面領
域１８，１７により形成する。前者の表面領域１
８は接続領域、本例では領域１２２に連結する。
これらの２個の表面領域１７及び１８の間のエ
ピタキシヤル層１３の表面細条１９にはゲート電
極２５の電位を適当な電位にした時Ｐ形チヤネル
を形成できる。ラテラル電界効果トランジスタＴ
３のゲート電極２５は第４図に示したように
VMOSトランジスタＴ１のゲート電極２０に接
続する。
細条１９及びゲート電極２５の面積及び形状は
第４図に示したが、これは一例にすぎない。明ら
かに別の状況の下では電気特性の要求が異なり他
の構成に至る可能性がある。
第２図及び第４図の実施例では第３のトランジ
スタＴ３が第２のエピタキシヤル層１３の第２の
トランジスタＴ２のエミツタ領域を形成する部分
１３０内に存在し、領域１７が領域１３０に取り
囲まれた一層高ドープの表面領域１３０の傍らに
存在する。
第３図に断面図を示したもう一つの実施例では
第３のトランジスタＴ３を第２のエピタキシヤル
層１３の第２のトランジスタＴ２のエミツタ領域
を形成する部分１３０から離れている部分１３２
内に設ける。
この第２の実施例は追加の接続領域１２４を形
成することを含み、層部１３０と１３２とは互に
少なくとも部分的に分離される。領域１８は接続
領域１２４と一体に形成され、連続体を構成す
る。
領域１７上の電極層２７は電極層２３に接続
し、第３のトランジスタＴ３のソース電極と第２
のトランジスタのエミツタ領域１３０，１３１と
の間に必要な電気接続を行なう。
本発明に係る上述したような半導体装置は既知
の技術を用いて作ることができる。第２図及び第
４図につき述べた増幅器は結晶方位が＜100＞で
ドーピングレベル（不純物濃度）が約0.018Ω・
cmの抵抗率に対応するN+形シリコン基板から出
発して作ることができる。このシリコン基板の表
面積は一つの半導体装置当り約４mm×４mmとす
る。この製造方法は次の工程を含む。
−Ｎ形基層１１の気相エピタキシヤル蒸着（厚さ
10〜14μm；抵抗率約３〜６Ω・cm） −Ｐ形層１２の気相エピタキシヤル蒸着（厚さ14
〜18μm；抵抗率約４〜７Ω・cm） −Ｎ形層１３の気相エピタキシヤル蒸着（厚さ５
〜7μm；抵抗率約３〜７Ω・cm） −Ｐ形接続領域１２１，１２２，１２３の局部拡
散（厚さ6.5〜8μm；シート抵抗約100Ω／□） −第２のトランジスタＴ２の領域１３１と第１の
トランジスタＴ１のソース領域１６の局所拡散
（厚さ2.5〜3μm；シート抵抗約２Ω） −第３のトランジスタＴ３のソース領域１７とド
レイン領域１８の局部拡散；Ｐ形拡散（厚さ２
〜2.5μm；シート抵抗約40Ω） −メサ形にするためのエツチング −全面にパツシペーシヨン酸化物層を設けるため
の蒸着（0.8〜1μm） −異方性エツチングによる層１１迄延在するＶ溝
１４の形成；Ｖ溝は平行とし、相互の距離を約
40μmとする −表面１ＢのＶ溝１４と第３のトランジスタＴ３
のチヤネル１９の区域から酸化物を除去し、少
なくともこれらの区域に清浄な絶縁層を蒸着す
る工程（厚さ0.1〜0.15μm） −アルミニウムコンタクトと第１及び第３のトラ
ンジスタのゲート電極とを設ける工程 本発明の範囲内で多くの変形が可能である。例
えばシリコン以外の半導体材料、例えばゲルマニ
ウムやひ化ガリウムを用いることもできる。酸化
シリコン以外の絶縁層材料を用いることもでき
る。また全ての導電形を（同時に）反対導電形の
もので置き換えることもできる。また前述したよ
うに特定の用途に必要な装置特性に合わせるため
種々のレイアウトを用いることもできる。
【図面の簡単な説明】
第１図は本発明に係るダーリントン増幅器を有
する半導体装置の等価電気回路図、第２図は第１
の形態の半導体装置の略式断面図、第３図は第２
の形態の半導体装置の略式断面図、第４図は第１
の形態の半導体装置の平面図である。 Ｔ１…第１のトランジスタ、Ｔ２…第２のトラ
ンジスタ、Ｔ３…第３のトランジスタ、１…半導
体本体、１Ｂ…表面、１０，１１…基板領域、１
２…第１のエピタキシヤル層、１３…第２のエピ
タキシヤル層、１４…（Ｖ）溝、１６…第１のト
ランジスタのソース領域、１７，１８…表面領
域、１９…チヤネル形成部、１２１，１２２，１
２３…接続領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体本体内にモノリシツク集積回路化され
    たダーリントン回路を具え、このダーリントン回
    路の入力トランジスタを第１のトランジスタと
    し、出力トランジスタを第２のトランジスタとす
    る時、第１のトランジスタをVMOS形の縦方向
    エンハンスメント形絶縁ゲート電解効果トランジ
    スタで形成し、第２のトランジスタを縦方向バイ
    ポーラパワートランジスタで形成した半導体装置
    において、前記第１のトランジスタに対し相補的
    な導電形のラテラルエンハンスメント形絶縁ゲー
    ト電解効果トランジスタにより形成された第３の
    トランジスタを設け、この第３のトランジスタを
    第２のトランジスタのエミツタ−ベース接合と並
    列に接続し、第１と第３のトランジスタのゲート
    電極どうしを相互に接続したことを特徴とする半
    導体装置。 ２ 半導体本体に第１の導電形の基板領域を設
    け、この基板領域の上に順次に反対の第２の導電
    形の第１のエピタキシヤル層と、第１の導電形の
    第２のエピタキシヤル層とを設け、前記基板領域
    を第１のトランジスタのドレイン領域と第２のト
    ランジスタのコレクタ領域とにあて、第１のエピ
    タキシヤル層で第２のトランジスタのベース領域
    を形成し、第２のトランジスタのエミツタ領域を
    第２のエピタキシヤル層の一部で形成し、この部
    分で第１の導電形の一層高ドープされた表面領域
    を取り囲み、第２のトランジスタのベース領域を
    第２の導電形の接続領域により表面に接続し、こ
    れらの接続領域の一つで第１のトランジスタの第
    １の導電形の表面−隣接ソース領域を取り囲み、
    前記一つの接続領域と前記ソース領域を電極に接
    続し、ソース領域と前記一つの接続領域とを切
    り、基板領域内迄延在する溝を設け、この溝に絶
    縁層を被着し、この絶縁層の上にゲート電極を設
    け、第２の導電形の第１の表面領域と第２の表面
    領域とにより第３のトランジスタのソース領域と
    ドレイン領域とを形成し、第１の表面領域を接続
    領域に隣接させると共に第２の表面領域を第２の
    トランジスタのエミツタ領域に接続したことを特
    徴とする特許請求の範囲第１項記載の半導体装
    置。 ３ 前記第３のトランジスタを第２のエピタキシ
    ヤル層の第２のトランジスタのエミツタ領域を形
    成する部分内に設け、第２の導電形の第２の表面
    領域を第１の導電形の前記の一層高ドープした表
    面領域に隣接せしめたことを特徴とする特許請求
    の範囲第２項記載の半導体装置。 ４ 前記第３のトランジスタを第２のトランジス
    タのエミツタ領域の外部に設け、接続領域により
    このエミツタ領域から分離させたことを特徴とす
    る特許請求の範囲第２項記載の半導体装置。
JP57070169A 1981-04-29 1982-04-26 Semiconductor device Granted JPS57183067A (en)

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