JPH01318263A - 半導体素子 - Google Patents
半導体素子Info
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- JPH01318263A JPH01318263A JP63151501A JP15150188A JPH01318263A JP H01318263 A JPH01318263 A JP H01318263A JP 63151501 A JP63151501 A JP 63151501A JP 15150188 A JP15150188 A JP 15150188A JP H01318263 A JPH01318263 A JP H01318263A
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- Japan
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- electric field
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
Landscapes
- Thyristors (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、高耐圧用のダイオード、ゲートターンオフサ
イリスタ等に関し、特にＰＮ接合表面での電界集中を緩
和するための接合表面形状に関するものである。
イリスタ等に関し、特にＰＮ接合表面での電界集中を緩
和するための接合表面形状に関するものである。
Ｂ１発明の概要
本発明は、例えばＰＮ−Ｎ”やＰ″ＮＮ”等のようにＰ
Ｎ接合を有し、低抵抗層が２層構造になっている半導体
素子において、 例えばＰＮ−Ｎ”構造の素子の場合、Ｎ−層のＰ層側４
１５以上の部分とＰ層との側面に軸線に対してＯ０±１
５°の角度を持たせると共に、Ｎ−層からＮ゛層に亘っ
てＮ°層側に向かうにつれて断面積が減少するように構
成することによって、表面電界集中を緩和し、しかも加
工形状を簡単にしたものである。
Ｎ接合を有し、低抵抗層が２層構造になっている半導体
素子において、 例えばＰＮ−Ｎ”構造の素子の場合、Ｎ−層のＰ層側４
１５以上の部分とＰ層との側面に軸線に対してＯ０±１
５°の角度を持たせると共に、Ｎ−層からＮ゛層に亘っ
てＮ°層側に向かうにつれて断面積が減少するように構
成することによって、表面電界集中を緩和し、しかも加
工形状を簡単にしたものである。
Ｃ１従来の技術
高耐圧ダイオードやゲートターンオフサイリスクなとの
高耐圧素子は、主１） Ｎ接合の表面電界を弱めてやら
ないと、ＰＮ接合のもつ本来の耐圧よりら低い電圧で電
子なだれ降伏が起こって高耐圧素子を作ることができな
い。このため、ベベルと呼ばれろ接合の露出部を含む表
面に傾斜をつけて加りする方法が一般に用いられている
。
高耐圧素子は、主１） Ｎ接合の表面電界を弱めてやら
ないと、ＰＮ接合のもつ本来の耐圧よりら低い電圧で電
子なだれ降伏が起こって高耐圧素子を作ることができな
い。このため、ベベルと呼ばれろ接合の露出部を含む表
面に傾斜をつけて加りする方法が一般に用いられている
。
上記の方法としては、第５図に示すようにＮ形不純物の
ドープ量の少ない高抵抗側のＮ層ｌから、Ｐ形不純物の
ドープ量の多い低抵抗側の２層２に向かって断面積が増
大する正へベル構造に加工する方法と、第６図に示４−
ように２層２からＮ層ｌに向かって断面積が増大する負
ベベル構造に加工°４′る方法とがある。これらの方法
は表面電界を弱める効果かあり、特に正ベベル法てはＰ
Ｎ接合の理論耐圧を実現ずろことら可能である。
ドープ量の少ない高抵抗側のＮ層ｌから、Ｐ形不純物の
ドープ量の多い低抵抗側の２層２に向かって断面積が増
大する正へベル構造に加工する方法と、第６図に示４−
ように２層２からＮ層ｌに向かって断面積が増大する負
ベベル構造に加工°４′る方法とがある。これらの方法
は表面電界を弱める効果かあり、特に正ベベル法てはＰ
Ｎ接合の理論耐圧を実現ずろことら可能である。
ところか近年素子の定常損失すなわちオン電圧を減少さ
せろために、高抵抗側のＮ層を比較的低濃度のＮ−層と
比較的高濃度のＮ層層とから形成するＰＮ”Ｎ”（又は
Ｐ”ＮＮ”、Ｐ Ｉ Ｎ、ｌ）ν（Ｎ−よりも不純物が
少ない層） Ｎ ） ＋＋’を造が用いられている。こ
れは空乏層ののびをＮ層層で止めてやることにより、Ｎ
−Ｎ ’層の幅を狭くしてオン電圧を減少させている
。
せろために、高抵抗側のＮ層を比較的低濃度のＮ−層と
比較的高濃度のＮ層層とから形成するＰＮ”Ｎ”（又は
Ｐ”ＮＮ”、Ｐ Ｉ Ｎ、ｌ）ν（Ｎ−よりも不純物が
少ない層） Ｎ ） ＋＋’を造が用いられている。こ
れは空乏層ののびをＮ層層で止めてやることにより、Ｎ
−Ｎ ’層の幅を狭くしてオン電圧を減少させている
。
このＰＮ−Ｎ”構造では耐電圧を印加した場合、電界強
度分布がＰＮ構造と異なるため、上記の正ベベルまたは
負へベル構造では表面電界強度はあまり弱められず、高
耐圧を実現できない。
度分布がＰＮ構造と異なるため、上記の正ベベルまたは
負へベル構造では表面電界強度はあまり弱められず、高
耐圧を実現できない。
例えば第７図に示すようにＰＮ−Ｎ”構造の素子に対し
て正ベベル構造を適用すると、表面電界強度分布は第８
図に示すようにＮ層層に電界が集中してしまい、高耐圧
を実現することができない。
て正ベベル構造を適用すると、表面電界強度分布は第８
図に示すようにＮ層層に電界が集中してしまい、高耐圧
を実現することができない。
なお第７図中３はＮ−層、４はＮ層層である。
そこでＰＮ Ｎ’槽構造素子に適した新しいベベル（１
■造として、第９図、第１Ｏ図に示すようなものが提案
されている。図中５はロー材、６はタングステンやモリ
ブデンよりなる補強板である。
■造として、第９図、第１Ｏ図に示すようなものが提案
されている。図中５はロー材、６はタングステンやモリ
ブデンよりなる補強板である。
Ｄ９発明が解決しようとする課題
これらのベベル構造は、ＰＮ−Ｎ″構造素子の表面電界
強度を弱めるのに適してはいろものの、以下の点で実用
上問題があった。
強度を弱めるのに適してはいろものの、以下の点で実用
上問題があった。
■素子形状が複雑なため、加工が錐しい。
■加工後、ベベル表面は可動イオンの付着防止や電圧印
加時のベベル沿面の放電防止のためにポリイミドやシリ
コーンゴムによりコーティングされるがこのコーティン
グは素子形状が複雑な）こめ難しい。
加時のベベル沿面の放電防止のためにポリイミドやシリ
コーンゴムによりコーティングされるがこのコーティン
グは素子形状が複雑な）こめ難しい。
■加工面積が大きいため、素子の有効面積を損なってし
まう。
まう。
本発明の目的は、ＰＮ−Ｎ”構造等の高耐圧素子におい
て、高耐圧を実現するために十分な程度に表面電界強度
を弱めることかでき、しかも素子形状を簡単にすること
にある。
て、高耐圧を実現するために十分な程度に表面電界強度
を弱めることかでき、しかも素子形状を簡単にすること
にある。
Ｅ１課題を解決するための手段
本発明は、Ｐ形不純物をドーピングした低抵抗層と、高
抵抗層を構成する第１の層及びこの第１の層よりもＮ形
不純物の濃度が高い第２の層とをこの順に積層してなる
半導体素子において、前記の第１の層の側面における前
記低抵抗層側の４１５の部分と前記低抵抗層の側面とを
素子の軸線に対してθ″±１５°の角度になるように形
成した第１の加工部と、前記第２の層の側面における第
１の加工部に続く部分から第２の層に亘って当該第２の
層側に向かうにつれて断面積か減少する第２の加工部と
を有してなることを特徴とする。
抵抗層を構成する第１の層及びこの第１の層よりもＮ形
不純物の濃度が高い第２の層とをこの順に積層してなる
半導体素子において、前記の第１の層の側面における前
記低抵抗層側の４１５の部分と前記低抵抗層の側面とを
素子の軸線に対してθ″±１５°の角度になるように形
成した第１の加工部と、前記第２の層の側面における第
１の加工部に続く部分から第２の層に亘って当該第２の
層側に向かうにつれて断面積か減少する第２の加工部と
を有してなることを特徴とする。
Ｆ、実施例
第１図は、ＰＮ−Ｎ”構造の素子に本発明を適用した実
施例を示す図であり、この例の半導体素子は第１の加工
部Ａと第２の加工部Ｂとを有している。第１の加工部Ａ
においては、Ｎ−層３の側面のうち２層２側から４１５
以上を占める部分と２層２の側面とが素子の軸線Ｑに対
して同一の傾きを乙っており、その側面と軸線Ｑとのな
ず角θ１は０゜±１５°である。また第２の加工部Ｂに
おいてはＮ−層３の側面のうち第１の加工部Ａに続く部
分とＮ°層４の側面とがＮ°層層側側向かうにつれて即
ち図中下方に向かうにつれて断面積が減少するにうに傾
斜しており、その傾斜面と軸線Ｑとのなす角度は４０°
±２０°である。この実施例では、Ｎ−層３が高抵抗層
を構成する第１の層に相当し、Ｎ°層４が第２の層に相
当する。
施例を示す図であり、この例の半導体素子は第１の加工
部Ａと第２の加工部Ｂとを有している。第１の加工部Ａ
においては、Ｎ−層３の側面のうち２層２側から４１５
以上を占める部分と２層２の側面とが素子の軸線Ｑに対
して同一の傾きを乙っており、その側面と軸線Ｑとのな
ず角θ１は０゜±１５°である。また第２の加工部Ｂに
おいてはＮ−層３の側面のうち第１の加工部Ａに続く部
分とＮ°層４の側面とがＮ°層層側側向かうにつれて即
ち図中下方に向かうにつれて断面積が減少するにうに傾
斜しており、その傾斜面と軸線Ｑとのなす角度は４０°
±２０°である。この実施例では、Ｎ−層３が高抵抗層
を構成する第１の層に相当し、Ｎ°層４が第２の層に相
当する。
以上において、θ１をマイナスの大きな角度にした場合
、従来の正ベベルと同様にＮ゛層４電界の集中を起こす
効果が生じて生じてしまう。またθ１をプラスに大きな
角度にした場合、Ｎ゛層４電界は集中しないが２層２と
Ｎ−層３の電界強度があまり弱められない。それでθ、
は、Ｎ°層４に電界を集中させずかつ２層２とＮ−層３
の電界２強度を弱めるためには、０°±１５゛程度が適
当であることを実験により確認した。また第１の加工部
Ａの占める部分をＮ−層３の側面のうち２層２側から４
１５よりも少なくすると、耐圧か低下してしまうので、
４１５以上とすることが好ましい。
、従来の正ベベルと同様にＮ゛層４電界の集中を起こす
効果が生じて生じてしまう。またθ１をプラスに大きな
角度にした場合、Ｎ゛層４電界は集中しないが２層２と
Ｎ−層３の電界強度があまり弱められない。それでθ、
は、Ｎ°層４に電界を集中させずかつ２層２とＮ−層３
の電界２強度を弱めるためには、０°±１５゛程度が適
当であることを実験により確認した。また第１の加工部
Ａの占める部分をＮ−層３の側面のうち２層２側から４
１５よりも少なくすると、耐圧か低下してしまうので、
４１５以上とすることが好ましい。
しかしこの第１の加工部Ａのみでは不十分で、さらにＮ
０層３の電界強度を弱めるために第２の加工部Ｂを設け
ている。この加工部ＢによりＮ゛層３表面積が増加し、
Ｎ°層３の表面電界強度が弱められることになる。以上
のように、加工部Ａと加工部Ｂの組み合わせにより、Ｐ
Ｎ−Ｎ”（又はＰ”ＮＮ”、Ｐ Ｉ Ｎ、ＰνＮ）構造
の高耐圧素子の表面電界強度は十分に弱められ、設計値
の高耐圧が実現できる。
０層３の電界強度を弱めるために第２の加工部Ｂを設け
ている。この加工部ＢによりＮ゛層３表面積が増加し、
Ｎ°層３の表面電界強度が弱められることになる。以上
のように、加工部Ａと加工部Ｂの組み合わせにより、Ｐ
Ｎ−Ｎ”（又はＰ”ＮＮ”、Ｐ Ｉ Ｎ、ＰνＮ）構造
の高耐圧素子の表面電界強度は十分に弱められ、設計値
の高耐圧が実現できる。
このような半導体素子は例えばサンドブラストの手法を
利用することによって簡単に加工することができる。即
ち第２図に示すようにサンドブラストのノズル７を軸線
Ｑに対して５°±３°傾斜させることによって加工部Ａ
が得られ、ノズル７上りの砂が補強板５ではね返ること
により加工部Ｂが得られる。
利用することによって簡単に加工することができる。即
ち第２図に示すようにサンドブラストのノズル７を軸線
Ｑに対して５°±３°傾斜させることによって加工部Ａ
が得られ、ノズル７上りの砂が補強板５ではね返ること
により加工部Ｂが得られる。
ここでエピタキシャル成長技術と拡散技術とを併用した
ＰＩＮベース形成法を用いて、設計耐圧が９０００−１
００００Ｖのゲートターンオフサイリスクを試作した。
ＰＩＮベース形成法を用いて、設計耐圧が９０００−１
００００Ｖのゲートターンオフサイリスクを試作した。
主なデイメンジョンは第３図に示す通りである。この試
作した素子をサンドブラスト法でノズル角度５°にして
加工し、加工後ＩＪＮＯ，−１−ＩＦ系のエッチャント
で加工歪を除去し、さらにポリイミド及びシリコーンゴ
ムで加工表面を保護した。この素子の耐圧特性は第４図
に示す通りであり、はぼ設計どうりの耐圧が実現されて
いることがわかる。さらに耐圧特性を測定後、素子を補
強板よりはかし、シリコーンゴム及びポリイミドを除去
した後、ウェハー断面を観察したところ、この断面は本
発明に係る形状であった。
作した素子をサンドブラスト法でノズル角度５°にして
加工し、加工後ＩＪＮＯ，−１−ＩＦ系のエッチャント
で加工歪を除去し、さらにポリイミド及びシリコーンゴ
ムで加工表面を保護した。この素子の耐圧特性は第４図
に示す通りであり、はぼ設計どうりの耐圧が実現されて
いることがわかる。さらに耐圧特性を測定後、素子を補
強板よりはかし、シリコーンゴム及びポリイミドを除去
した後、ウェハー断面を観察したところ、この断面は本
発明に係る形状であった。
なお本発明素子を加工するためには、サンドブラスト法
による他、補強板との合金処理前に研磨法などにより加
工部Ｂを形成した後で加工部Ａを形成するようにしても
よい。
による他、補強板との合金処理前に研磨法などにより加
工部Ｂを形成した後で加工部Ａを形成するようにしても
よい。
Ｇ、発明の効果
本発明によれば、例えばＰＮ−Ｎ”層構造の素子におい
てＰ層及びＮ−層の４１５以上の部分の側面を軸線に対
して０°±１５°の角度に加工すると共に、残りの側面
をＮ゛層側向かうにつれて断面積が減少するように傾斜
さｄ″でいるため、表面電界強度が弱められ、設計どう
りの高耐圧が得られる。そして形状が複雑でないため、
加工が簡単である上、加工後のコーティングら容易に行
うことができ、しかし加工しろが小さくて素子の有効面
積が広い。
てＰ層及びＮ−層の４１５以上の部分の側面を軸線に対
して０°±１５°の角度に加工すると共に、残りの側面
をＮ゛層側向かうにつれて断面積が減少するように傾斜
さｄ″でいるため、表面電界強度が弱められ、設計どう
りの高耐圧が得られる。そして形状が複雑でないため、
加工が簡単である上、加工後のコーティングら容易に行
うことができ、しかし加工しろが小さくて素子の有効面
積が広い。
第１図は本発明の実施例を示す断面図、第２図は本発明
素子の製造方法の一例を示す説明図、第３図は実施例の
素子の不純物濃度分布を示すグラフ、第４図は耐圧特性
を示すグラフ、第５図〜第７図は従来例を示す断面図、
第８図は従来例の素子の表面電界強度分布を示すグラフ
、第９図及び第１０図は各々従来例を示す断面図である
。 Ａ・・第１の加工部、Ｂ・・・第２の加工部、２・・・
Ｐ層、３・・・Ｎ−層、４・・・Ｎ゛層、５・・・ロー
材、６・・・補強板。 第１図 第３図 濃度分布図 （μｍ） 第４図 耐圧（にＶ） 第５図 従来例の断面図 第６図 従来例の断面図
素子の製造方法の一例を示す説明図、第３図は実施例の
素子の不純物濃度分布を示すグラフ、第４図は耐圧特性
を示すグラフ、第５図〜第７図は従来例を示す断面図、
第８図は従来例の素子の表面電界強度分布を示すグラフ
、第９図及び第１０図は各々従来例を示す断面図である
。 Ａ・・第１の加工部、Ｂ・・・第２の加工部、２・・・
Ｐ層、３・・・Ｎ−層、４・・・Ｎ゛層、５・・・ロー
材、６・・・補強板。 第１図 第３図 濃度分布図 （μｍ） 第４図 耐圧（にＶ） 第５図 従来例の断面図 第６図 従来例の断面図
Claims (1)
- （１）Ｐ形不純物をドーピングした低抵抗層と、高抵抗
層を構成する第１の層及びこの第１の層よりもＮ形不純
物の濃度が高い第２の層とをこの順に積層してなる半導
体素子において、 前記の第１の層の側面における前記低抵抗層側の４／５
の部分と前記低抵抗層の側面とを素子の軸線に対して０
゜±１５゜の角度になるように形成した第１の加工部と
、前記第２の層の側面における第１の加工部に続く部分
から第２の層に亘って当該第２の層側に向かうにつれて
断面積が減少する第２の加工部とを有してなることを特
徴とする半導体素子。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151501A JPH01318263A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子 |
| KR1019890008464A KR970003899B1 (ko) | 1988-06-20 | 1989-06-20 | 고 내압 특성을 갖고 있는 반도체 디바이스 및 그 제조 방법 |
| DE68921258T DE68921258T2 (de) | 1988-06-20 | 1989-06-20 | Halbleitereinrichtung mit hoher Durchbruchsspannung. |
| US07/368,773 US5132769A (en) | 1988-06-20 | 1989-06-20 | Semiconductor device with high withstand voltage |
| EP89111249A EP0350670B1 (en) | 1988-06-20 | 1989-06-20 | Semiconductor device with a high breakdown voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151501A JPH01318263A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01318263A true JPH01318263A (ja) | 1989-12-22 |
Family
ID=15519890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151501A Pending JPH01318263A (ja) | 1988-06-20 | 1988-06-20 | 半導体素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132769A (ja) |
| EP (1) | EP0350670B1 (ja) |
| JP (1) | JPH01318263A (ja) |
| KR (1) | KR970003899B1 (ja) |
| DE (1) | DE68921258T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6037632A (en) * | 1995-11-06 | 2000-03-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192367A (ja) * | 1983-12-07 | 1985-09-30 | ベ−・ベ−・ツエ−・アクチエンゲゼルシヤフト・ブラウン・ボヴエリ・ウント・コンパニイ | 半導体素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1091656A (en) * | 1963-05-13 | 1967-11-22 | Standard Telephones Cables Ltd | Improvements in or relating to semiconductor devices |
| GB1089407A (en) * | 1965-10-13 | 1967-11-01 | Ass Elect Ind | Improvements in thyristors |
| DE1589783B2 (de) * | 1966-04-15 | 1977-08-04 | Fuji Electric Co, Ltd, Kawasaki, Kanagawa (Japan) | Halbleiterbauelement mit einem halbleiterkoerper mit einer p hoch + nn hoch + = oder n hoch + pp hoch + =schichtenfolge |
| GB1145392A (en) * | 1967-03-08 | 1969-03-12 | Ass Elect Ind | Improvements in semi-conductor rectifiers |
| JPS5933272B2 (ja) * | 1978-06-19 | 1984-08-14 | 株式会社日立製作所 | 半導体装置 |
-
1988
- 1988-06-20 JP JP63151501A patent/JPH01318263A/ja active Pending
-
1989
- 1989-06-20 DE DE68921258T patent/DE68921258T2/de not_active Expired - Fee Related
- 1989-06-20 US US07/368,773 patent/US5132769A/en not_active Expired - Fee Related
- 1989-06-20 EP EP89111249A patent/EP0350670B1/en not_active Expired - Lifetime
- 1989-06-20 KR KR1019890008464A patent/KR970003899B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192367A (ja) * | 1983-12-07 | 1985-09-30 | ベ−・ベ−・ツエ−・アクチエンゲゼルシヤフト・ブラウン・ボヴエリ・ウント・コンパニイ | 半導体素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020603A (en) * | 1996-09-24 | 2000-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a beveled and chamfered outer peripheral portion |
Also Published As
| Publication number | Publication date |
|---|---|
| DE68921258T2 (de) | 1995-06-22 |
| KR970003899B1 (ko) | 1997-03-22 |
| EP0350670A2 (en) | 1990-01-17 |
| EP0350670B1 (en) | 1995-02-22 |
| DE68921258D1 (de) | 1995-03-30 |
| KR910001878A (ko) | 1991-01-31 |
| US5132769A (en) | 1992-07-21 |
| EP0350670A3 (en) | 1990-12-05 |
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