JPH01318265A - モノリシック感圧集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、モノリシック感圧集積回路に関し且つその製
造方法に関する。

モノリシック感圧集積回路は、感圧ダイヤフラム、その
圧電抵抗、及びその設計された目的に有用とするために
圧電抵抗によって生じた信号を処理又は調整するのに用
いられる回路がその中に組み合わされている半導体チッ
プである。

圧力センサは、特だ自動車の応用に用いられる。

機械技術者協会後援の１９８１年１０月２０−２３日の
自動車電子光学に関する第３回国際会議の議事録の中の
Ｊ、Ａ、オークスによる論文「自動車応用のための圧力
センサｊ　（１４３乃至１４９ページ、英国ロンビン）
には、２つの別々のチップ及びハイブリッド基板を用い
る自動車応用のための圧力センサについて記載されてい
る。一方のチップば、感圧ダイアフラム及びその関連の
圧電抵抗を含んでおり、第２のチップは、これらの圧電
抵抗から受けた信号を増幅するための電子回路を含んで
おり、そしてハイブリットゝ基板は、付加的な調節回路
を含んでいる。斯かる２つのチップ及びハイブリッド基
板に置き換わるモノリシックチップは多くの明らかな利
点を有している。これらの感圧素子と調節電子回路の両
方を組み合わせているモノリシノク圧力センサを製造す
るための方法については、米国特許第４，６１８，３９
７号に記載されている。

しかしながら１本発明は１つの見方によれば、更に信頼
性が高く生産性が高（且つ改良された圧力センサを生じ
ると思われる異なった方法によってモノリシ・ツク圧力
センサを製造す石方法である。

モノリシック感圧集積回路を製造する方法、及び本発明
番でよるモノリシック感圧集積回路は、特許請求の範囲
１項及び４の特徴部分に規定された特徴をそれぞれ有し
ている。

特に、本発明（で係る方法において、工種における段階
の全数を減少することができる多重機能段階がよりよ（
用いられる。例えば、調節回路に含まれている垂直（接
合）トランジスタのベース領域及び側トランジスタのエ
ミッタ及びコレクタ領域を形成するのに用いられる拡散
段階はまた。検知して用いられる拡散圧電抵抗を形成す
るのにも用いられる。

本発明の一例に従ってモノリシック感圧集積回路を製造
するにあたって、先ず、軽（ド−プされたｎ型である単
結晶半導体ウエノ・を原料として調製する。ウェハは、
その主上部面及び底面が（１００）結晶面に沿って存在
し且つウェハの扱いを容易にするのに十分な厚さをウニ
・・に与えるため忙適切に分離されるように切断される
。通常、ウエノ・は。

多数の圧カセ／すを収容するのに十分な大きさを側面領
域に有し、最終的には、ウエノ・は、それぞれが１つ又
はそれ以上の圧力センサを含む大（のチップな形成する
ようにさいの目に切られる。以下の記述は、特に、簡潔
を期すために、個々の圧力センサの製造について行なわ
れる。

次に、各圧力センサのためのウエノ＼の上部面には、各
圧力センサのダイアフラムを形成するためにウエノ・の
局在化された薄層化の度合を制御するのに用いられる濃
密にド−プされたｐ型蝕刻停土層が形成される。

次に、ウェハの上部面には第１ｐ型エピタキシヤル層が
、２段階でもりて、即ち第１段階はあまり意図的でない
ドーピングでもりて且つ第２段階は付加されたｐ型ドー
ピングでもって成長するため好都合である。この第１エ
ピタキシャル層は。

この濃密にド−プされた蝕刻停止層を、集積回路が形成
される次に成長するｎ型第２エピタキシャル層から分離
する役目を果たす。第１エピタキシャル層の上部におい
て１選択された領域が、形成される回路における埋没層
として用いられる濃密ｎ型となるように処理され、他の
選択された領域が、形成される回路の種々の素子を分離
するのに用いられる垂直ｐ−ｎ接合の対を形成するのに
用いられるより濃密なｐ型となるように処理される。

通常、この回路は、少な（とも１００個のトランジスタ
を含む。１つの例示的な実施例によると、こレラのトラ
ンジスタは、側ｐ−ｎ−ｐ接合トランジスタ及び垂直ｎ
−ｐ−ｎ接合トランジスタの両方を含んでいる。

この後、第１エピタキシャル層のｎ製電導度とは反対の
電導度を有する第２エピタキシャル層がこの上に成長す
る。この第２エピタキシャル層は次に、蝕刻停止層の周
辺の上に適切に配置されている４つの圧力抵抗、周囲領
域における垂直及び側接合トランジスタの両方、拡散抵
抗、及び必要に応じて、第２エピタキシャル層における
回路の素子（成分）を分離するための垂直ｐ−ｎ接合の
対を含むように処理される。前に述べたように、好まし
い実施例によると、これらの圧力抵抗、拡散抵抗１分離
接合の対、垂直接合トランジスタのベース領域、及び側
接合トランジスタのエミッタ及びコレクタ領域は、共通
にマスクを被覆されたｐ型拡散段階によって形成される
。垂直接合トランジスタのエミ・ツタ領域及び側トラン
ジスタのベース接触領域を形成するために共通ｎ型拡散
段階が用いられる。回路素子は次に、適切な金属化によ
って上部面の上に相互接続される。最終的に１元の基板
の背面は、ｐ型蝕刻停止層に延びているキャビティを形
成するように適切に蝕刻され、これにより、検知されて
いる圧力差が作動の際に生じるダイアフラムを形成する
ためにチップが薄層化される。この圧力差１（よって、
ダイアフラムの周辺に対向して配置され且つ通常はホイ
ットストーンノリッジの形に接続されている４つの圧力
抵抗に歪みを与え、これらの抵抗の変化によって、電圧
が上昇し、この上昇はチップの上の調節回路によって増
幅される。更に、調節回路は通常温ＩＷの影響が最小限
となるよう、で圧力抵抗の温度係数を補償するように構
成されている。

垂直寸法は一般的に水平寸法よりかなり小さい故に添付
図面は正確な縮尺になっていないことが銘記されよう。

明朗性を増すために、第６図に用いられている縮尺は、
第１図乃至第５図に用いられている縮尺と異なっている
。先ず第１図について説明する。第１図ｔては、説明の
ため（４−ｎ型となっている単結晶シリコンのウェハ１
０の一部分の断面図が示されており、このウェハ１０の
抵抗は特に重要ではないが、容易に蝕刻されるために、
例えば、１乃至１０オームセンチメートルと言うような
かなり高い抵抗を有している。最終的には薄層化される
必要があり且つ初期的に厚ければ厚い程。

必要な薄層化が増えるため、その厚さは、良好な機械的
支持に必要な厚さを上回るべきではない。

−船釣に、その厚さは、数百ミクロン台であり、例えば
４００ミクロンである。−船釣に、ウェハ１０の側表面
積は、少なくとも数百側のセンサを収容する程大きな表
面積となるように選択される。ウェハ１０は、通常唯１
つの圧力センサを含む個別チップな形成するために最終
的にさいの目に切られる。図面は、簡潔を期するために
唯１つの圧力センサを収容するだけの部分のウェハ１０
のみを図示している。ウェハ１０は、その上部面１１及
び底（主）面１３がそれぞれ、シリコン結晶の（１００
）而Ｇて対して平行に配向され、これにより、後続のダ
イアフラムの薄層化が、底面１３の異方性蝕刻（でよっ
て通常の方法で行なわれるようにし、従ってダイアフラ
ムの厚さが良好に制御された均一な良好２て画成された
キャビティを形成するように製造されているために好都
合である。通常、上部面１１の処理の期間中底面１３を
保護するために、底面１３には被膜（図示せず）がつけ
られている。

更に、異方性蝕刻しζ対する蝕刻停止として作用するた
めに、各圧力センサのためのウェハ１０の上部面１１に
は、センサのダイアフラムが配置される所の領域に局在
する（濃密にト９−プされた）ｐ型層（ｅＭ刻停止領域
）１２が形成されている。通常。

各辺が約１．７８＋＋＋ｍ（７０ミル）の平方形であり
且つ初期的には約１マイクロメータ圧である。イオン移
植又は拡散のどちらかによって行なわれ得るｎ型ドーピ
ングは、１立法センチメートル当り少なくとも１０１９
　原子の濃度であり且つ通常は１立法センチメートル当
り６Ｘ１０　　の濃度であるため好都合である。ｎ型層
１２を局在化するのに従来る写真平版技術を用いること
ができる。

ここで第２図について説明する。第２図には、基板とし
て作用するウェハ１０の上部面１１の上を（成長ｎ型）
第１エピタキシャル層１４（（よって更に処理した後の
ウェハ１０が図示されている。第１エピタキシャル層Ｉ
４の等１部分は、自動ドーピング（層１２におけるｎ型
添加物のエピタキシャル層への外拡散）の故にｐ型とな
る傾向にあるため、故意的なドーピングすることなし尾
この第１工ぜタキシャル層１４の成長から開始して次に
この成長を通常の方法でもってｎ型周囲の中で継続し、
これによりこの成長が確実に継続してｐ型となるように
することが実行可能である。第２図（でおける破１１５
は、第１エピタキシャル層１４が２つの部分たより成長
したことを示すのに用いられているが、この破線は、図
面における不必要な複雑さを吊小限にするために、後続
の図面には含まれていない。

この第１エピタキシャル層１４は、通常、約１５ミクロ
メータ圧であり且つ大部分は５乃至１１オ一ムセンチメ
ートルの抵抗を有しているが、初期的に成長した材質は
、自動ト９−ビッグの故により講密（（ド−プされ得る
。前に述べたように、第１工♂タキシヤル層１４は、そ
の直後にその上に成長される且つその中に、製造されて
いる集積回路の素子（回路部品、即ち、圧電抵抗、抵抗
、トランジスタ、コンデンサ）が形成される（ｎ型）第
２エピタキシャル層１６（第３図参照）を保護するため
に主に分離層として作用する。

しかしながら、従来の集積回路シリコン技術によってこ
の第２エピタキシャル層１６を成長させる前に１通常円
形又は平方形の形状を有する種々の（ｍ密にド−プされ
た）ｐ型領域１８が第１エピタキシャル層１４の上部面
に形成される。これらのｐ型領域１８からこの後第１エ
ピタキシャル層１４の上に成長する（ｎ型）第２エピタ
キシヤル１１６への外拡散（上拡散）によって、斯かる
第２エピタキシャル層における垂直ｐ−ｎ接合の対の形
成が助けられ、これにより第２エピタキシャル層を集積
回路技術において公知の状態で別々のポケソ）３０及び
３２　（第３図参照）に分割するための分離接合として
作用する。第１エピタキシャル層１４の上部面（では又
、（濃密にド−プされた）ｎ型領域２０が形成されてお
り、このｎ型領域２０は同様にして、この第２エピタキ
シャル層１６に低抵抗ｎ型埋没層を形成し、これにより
種々の目的のために、例えば。

斯かる第２エピタキシャル層に形成された垂直接合トラ
ンジスタに低コレクタ抵抗を確立する目的のために斯か
る層における側面電導度を改良するのに有用である。

ここで第３図について説明する。第３図には、その本体
が通常は、約８．５ミクロンの厚さに第１エピタキシャ
ル層１４の上に成長した軽くドープされたｎ型である第
２エピタキシャル層１６によって更に処理された後のウ
ェハ１０が図示されている。

第２エピタキシャル層１６の成長の期間中、ｐ型領域１
８からの受容体の外拡散によって、それらの全てがｐ型
層１２に対抗する中央ポケット３２を除いて参照数字３
０として示されている円形ｎ型ポケットを最終的に包囲
し、第２エピタキシャル層１６ノ残りから各斯かる個別
ポケット３０　、３２を（環状）ｐ型ポケッ）２８及び
（ｎ型）ポケソ）　３０　、３２の内部及び外部壁によ
って形成されている垂直ｐ−ｎ　接合の対によって分離
する環状ｐ型ポケット又はウェル公の形成が開始される
。これによって、各斯かるポケット加に接合トランジス
タが形成される。

（第４図に示されている）このように形成された接合ト
ランジスタの各々は、シリコン集積回路技術において周
知の方法によって互いに分離されている。製造されてい
るセンサの検知素子として作用する圧電抵抗（第４図に
示されている）は、ポケット３２に形成される）。

ここで第４図について説明する。第４図には、圧電抵抗
＝ｌｌ　、　４２　、４３及び４４　（４２及び４４の
みがこの図面に示されているだけである。第６図は、全
て４つの圧電抵抗の平面図を示している）がポケット３
２ニ形成され、側トランジスタ４８がポケット（９）の
幾つかに形成され、垂直トランジスタ犯が他のポケット
３０に形成される更なる処理の後のウェハ１０が図示さ
れている。ホイットストーンブリッジの・１つのアーム
としての接続体として好ましい４つの別々の圧電抵抗が
ポケット３２に形成されているため好都合である。圧電
抵抗４１−４４の各々は通常、その相互接続のための必
要な接触面積が与えられている拡散ｐ型領域である。圧
電抵抗に対する典型的な配置が、最初に述べられたＪ、
　Ａ、オークスの論文に記載されている。先に述べたよ
うに、種々の温度及び老化作用に所望の感度及び補償度
に依存する調節回路に１００以上もの素子が存在し得る
。通常１つの斯かるトランジスタは、前のｐ型領域１８
を第２エピタキンヤル層１６の厚さ部分にわたって延設
することによって形成された（環状）ｐ型領域四によっ
て画成された包囲ポケット３０の各々に形成される。必
要なことではないが、これらのトランジスタの大部分又
は全ては、双極接合型であるので好都合である。低電流
ドレインでもって作動する相補形トランジスタ（ｎ−ｐ
−ｎ型及びｐ−ｎ−ｐ型の両方）を有することが通常好
ましい。これは、ｐ−ｎ−ｐ　型を側トランジスタ４８
として且つｎ−ｐ−ｎ型を垂直トランジスタ父として形
成することによって達成されるが、これは、これによっ
て処理の拡散段階の幾つかの段階の多重使用が可能とな
る故である。

特に、本発明に係る例示実施例において、垂直トランジ
スタ刃のｐ型ベース領域５０ｂ、側トランジスタ４８の
ｐ型エミッタ４８ａ及びコレクタ４８　ｃ　領域、中央
領域３２における（ｐ型）圧電抵抗４１　、４２゜４３
及び４４（第４図には４２及び４４のみが示されている
だけであり、４１　、４２　、４３及び４４が第６図の
平面図に示されている）、必要となり得る他の任意の抵
抗（図示せず）及びｐ型ボケノ）２８の最上部を形成す
るために、イオン移植又は蒸気一固体拡散の共通段階の
どちらかによって選択的に、受容体原子が先ず導入され
る。この後、垂直トランジスタ関のｎ型エミッタ領域５
０ａを形成し且つ垂直トランジスタ関にコレクタ接触領
域を且つ側トランジスタ４８にベース接触領域（図示せ
ず）を画成するべく（濃密にド−プされた）ｎ型表面領
域５０ｃを形成するために、供与体原子の選択的導入の
ための共通段階が続くことができる。ｎ型ポケント３０
は、側トランジスタ４８の各々のベース領域として作用
する。供与体及び受容体原子の導入は１例えば、集積回
路技術（ておいてなじみの深い写真平版技術によってパ
ターン化された表面に適切なマスクを行うことによって
通常の方法により選択領域に局在化される。この後、形
成された種々の素子は、絶縁層（図示せず）によって所
望のごとく、互いに適当に絶縁された第２エピタキシャ
ル層１６の上部表面における・ぐターン化された金属層
（図示せず）によって所望の回路構成に相互接続される
。最終的に、不動態層（図示せず）が第２エピタキシャ
ル層１６の上部表面の上に与えられて、これ如より所望
の周囲保護が確実となる。斯かる処理は、当接術におい
ては周知であるため詳細には述べないことにする。

ここで第５図について説明する。第５図には、更なる処
理の後のウェハ１０が図示されている。ウェハ１０の底
面１３は、圧電抵抗４１　、４２　、４３及び４４に対
して正しく配置されているダイアフラムを形成するため
に薄くなっている。これは、例えば。

Ｊ、　Ａ、オークスの論文に述べられているような従来
の方法でもって達成される。基本的には、異なった速度
でもって異なった結晶面を蝕刻する蝕刻剤を用いる異方
性蝕刻が採用される。特に、底面１３には、ｐ型層１２
に対向して平方開口が残るようにパターン化された蝕刻
抵抗マスクが被覆され、この表面は次に、（１１１）面
を蝕刻するよりも約１００倍速＜　＜１００）面を蝕刻
することが知られている、例えば水酸化カリウム又はエ
チレンジアミン等の蝕刻剤にさらされる。この蝕刻は、
ｐ型層１２に達するまで続けられる。ｐ型層１２は、濃
密（でド−プされており、従って蝕刻に対して非常に抵
抗性がある。従って、ｐ型層１２は、蝕刻停止の役目を
果たす。その結果、第５図に示されているように、テー
パを有し且つその上部面５６がｐ型層１２の底面の一部
分に本質的に対応する断面の角錐台の側壁を形成する平
滑な側壁を有するキャビティ５４が形成される。

この後１周囲保護被膜等の有用と思われる任意の付加的
な層を配設することができる。この時点において、ウェ
ハ１０の製造は、本質的に完了し、ウェハ１０は次に、
それぞれが特定の設計が求めるような１つ又はそれ以上
のセンサを含む個々のチップに通常の方法でもってさい
の目に切られる。

使用する前に、これらの個々のチップは通常、チップの
ダイアフラム部分の互いに対向する側面に圧力差を与え
る構造にノミノケージされる。通常。

このパッケージは、一方の側面に真空がそしてそれに対
向する側面に測定する圧力が与えられるようになってい
る。このパッケージはまた、一方の側面には大気圧がそ
してそれに対向する側面には測定される圧力が与えられ
るようにすることもできる。更に、このパッケージは通
常、電源電圧の適用及び出力信号を使用するために引き
出すための包囲された集積回路に対するピン又は端子を
含む。

ここで第６図について説明する。第６図には、第４図及
び第５図における断面図に示されているポケット３２及
びそれを包囲するｐ型ポケント２８の分解平面図が示さ
れている。破線３６は、ダイアフラムの輪郭である（即
ち、ウェハ１０を薄層化することにより形成される、通
常は平方形として示されるｐ型層１２の下部面の露出部
分、及び４つの圧電抵抗４１　、４２　、４３及び４４
は、この輪郭の回りに配置されて示されている）。各圧
電抵抗は、ホイソトストーンブリッジへの接続のための
接触領域がその端部の各々に与えられた状態で示されて
いる。

圧電抵抗４１−４４が正しく配置され且つダイアフラム
に応力が加えられると、任意の２つの隣接した圧電抵抗
はその抵抗を互いに反対の方向１て変化せしめ、同時に
任意の２つの互いに対向する圧電抵抗は同じ方向に変化
する。ホイットストーンブリッジについて公知であるよ
うに、電圧差がホイットストーンブリッジの一対の互い
に対向する対角の間に維持される場合、ホイットストー
ンブリッジの他方の対の対角に信号電圧が生じる。この
電圧は通常、適当な負荷に用いられる出力電圧を供給す
るために作動増幅器の端子に供給される。圧電抵抗４１
−４４．特に自動車に応用するセンサの最適配置のより
詳細な論述だ対しては、前に述べられたＪ、　Ａ、オー
クスの論文が参照できる。

ここで了解すべきように、述べられた特定の実施例は単
に、本発明の一般的な原理を例示するものであり、種々
の修正が、本発明の精神及び範囲から逸脱することなく
なされ得ることである。第２エピタキシャル層１６に要
求される種々の素子を形成するための他の技術が可能で
あることが了解される。更に、述べられた種々の寸法及
びド−ビンダレベルは単に例示的であり、他のパラメー
タが実行可能であり且つ通常は意図された応用によって
支配される。更に例えば必要に応じて薄膜又はＭＯＳ　
　）ランジスタ、ダイオード、抵抗及びコンデンサ等の
回路素子の他の形を、（上部）第２エピタキシャル層１
６の中に又はその上の層の上に形成して、圧電抵抗４１
−４４に用いられる調節回路とすることもできる。更に
、圧電抵抗４１−４４の他の構成をダイアフラムに対向
して形成することもできる。また、十分に圧電抵抗の役
目を果たし且つモノリシック集積回路の製造に合致する
限りシリコン以外の半導体を用いることもできる。更に
。

これらの例示実施例に述べられた特定の段階のシーケン
スを修正することができる。特に、ダイアフラムを形成
するためのキャビティ５４の蝕刻は。

処理の終りの近くまで延長する必要がない。

【図面の簡単な説明】

第１図乃至第５図は１本発明に係るモノリシック感圧集
積回路（ＩＣ）への処理における種々の段階におけるシ
リコンウェハの断面図。第６図は、ＩＣの感圧領域を形
成するために含まれるダイアフラムに対するデバイスの
圧電抵抗の相対的な配置を示すシリコンウェハの一部分
の平面図。 １０・・・ウェハ、１１・・・上部面。 １３・・・底面、１２・・・ｐ型層。 １４・・・第１エピタキシャル層。 １６・・・第２エピタキシャル層。 １８・・・ｐ型領域、２０・・・ｎ型領域。 あ・・・ｐ型ポケット又はウェル。 ３０・・・ｎ型ポケット。 ４１　、４２　、４３　、４４・・・圧電抵抗。 ４８・・・側トランジスタ、５０・・・垂直トランジス
タ。 ５４・・・キャビティ

Claims (1)

1. 【特許請求の範囲】 １、単結晶半導体ウェハ（１０）の一面（１１）の上に
   局在化された蝕刻停止領域（１２）を形成する段階、上
   記一面の上に第一エピタキシャル層（１４）を成長せし
   める段階、上記蝕刻停止領域（１２）の上に存在する領
   域の中に複数の圧電抵抗（４１−４４）及び周囲領域の
   中に集積回路の残りを形成し且つ上記残りと上記圧電抵
   抗を上記所望の集積回路に相互接続する段階、及び上記
   圧電抵抗（４１−４４）の下に存在する領域におけるウ
   ェハ（１０）を薄層化するために上記蝕刻停止領域（１
   ２）の下に存在する領域におけるウェハ（１０）の背面
   （１３）を異方的に蝕刻する段階を含むモノリシック感
   圧集積回路を製造する方法において、上記第１エピタキ
   シャル層の上に上記第１エピタキシャル層（１４）と反
   対の電導度を有する第２エピタキシャル層（１６）が成
   長し、上記圧電抵抗（４１−４４）及び上記集積回路の
   残りが上記第２エピタキシャル層（１６）の中に形成さ
   れることを特徴とするモノリシック感圧集積回路を製造
   する方法。 ２、上記第１エピタキシャル層（１４）の中に上記第１
   エピタキシャル層の電導度型と対向する電導度型を有し
   且つ実質的に上記蝕刻停止領域（１２）の上に存在する
   表面領域（２０）を且つ周囲領域に両方の電導度型を有
   する複数の表面領域（１８、２０）を形成する段階、上
   記第２エピタキシャル層（１６）の中に、第１ドーピン
   グ段階によって、上記蝕刻停止領域（１０）の周辺の上
   に実質的に存在する領域における圧電抵抗（４１−４４
   ）、垂直トランジスタ（５０）のベース領域（５０ｂ）
   、側トランジスタ（４８）のエミッタ（４８ａ）及びコ
   レクタ（４８ｃ）領域及びｐ−ｎ接合分離バリアとして
   作用する対向する電導度型を有する局在化された領域を
   形成する段階、上記第２エピタキシャル層（１６）の中
   に第２ドーピング段階によって、上記垂直トランジスタ
   （５０）のエミッタ領域（５０ａ）、上記側トランジス
   タにおけるベース接触領域、及び上記垂直トランジスタ
   におけるドープされたコレクタ接触領域（５０ｃ）とし
   て作用するための上記第１エピタキシャル層（１０）の
   電導度型を有する局在化された領域を形成するための段
   階、上記圧電抵抗（４１−４４）及び上記第２エピタキ
   シャル層（１６）における垂直及び側トランジスタ（５
   ０、４８）を金属化でもって集積回路に相互接続する段
   階、及び上記ウェハ（１０）の背面にその周辺が上記圧
   電抵抗（４１−４４）の下に存在するダイアフラムを形
   成するために上記蝕刻停止領域（１２）と整合している
   キャビティ（５４）を形成する段階を含むことを特徴と
   する特許請求項１の記載の方法。 ３、上記第１エピタキシャル層（１４）が先ず付加され
   たドーピング無しに部分的に成長し、次に付加されたド
   ーピングでもって成長することを特徴とする特許請求項
   １又は２の記載の方法。 ４、単結晶シリコンチップを含むモノリシック感圧集積
   回路であって、比較的高い抵抗を有し且つ上記チップの
   中に薄層化された領域を形成するためのキャビティ（５
   ４）をその背面（１３）に含む本体部分（１０）、上記
   キャビティの深さ部分を画成するために上記キャビティ
   （５４）の底面に低い抵抗を有する蝕刻停止領域（１２
   ）、及び上記チップの前面（１１）の下に存在する第１
   エピタキシャル層（１４）を含むモノリシック感圧集積
   回路において、上記第１エピタキシャル層（１４）の導
   電度と対向する導電度を有し且つ上記第１エピタキシャ
   ル層（１４）の下に存在する第２エピタキシャル層（１
   ６）であって、上記蝕刻停止領域（１２）の周辺の上に
   存在するように対称的に配置されている複数の圧電抵抗
   （４１−４４）を含む中心領域を含む第２エピタキシャ
   ル層（１６）を特徴とし且つまた集積回路を形成するた
   めに上記圧電抵抗と相互接続されるトランジスタ（４８
   、５０）及びｐ−ｎ接合分離領域がその中に形成される
   周囲領域を特徴とするモノリシック感圧集積回路。 ５、上記第２エピタキシャル層（１６）が上記圧電抵抗
   （４１−４４）によって上記集積回路と相互接続するた
   めに、複数の側接合トランジスタ（４８）及び複数の垂
   直接合トランジスタ（５０）を含むことを特徴とする特
   許請求項４の記載のモノリシック感圧集積回路。 ６、上記本体部分（１０）がｎ型であり、上記蝕刻停止
   領域（１２）がｐ型であり、上記第１エピタキシャル層
   （１４）がｐ型であり、上記第２エピタキシャル層（１
   ６）がｎ型であることを特徴とする特許請求項４又は５
   の記載のモノリシック感圧集積回路。 ７、上記蝕刻停止領域（１２）が平方形であり、ホイッ
   トストーンブリッジを形成するように接続された上記平
   方形の４つの辺の上に配置された４つの圧電抵抗（４１
   −４４）が存在することを特徴とする特許請求項４乃至
   ６のどれか１項に記載のモノリシック感圧集積回路。 ８、上記キャビティ（５４）が平方形であることを特徴
   とする特許請求項７に記載のモノリシック感圧集積回路
   。 ９、上記チップの前及び背面（１１、１３）が＜１００
   ＞結晶面に沿って存在することを特徴とする特許請求項
   ４乃至８項のどれか１項に記載のモノリシック感圧集積
   回路。