JPH01318314A - フリップフロップ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバイポーラ半導体集積回路に於いてエミソタ
カソブルドロジソク（ＥＣＬ）により横成されたフリッ
プフロップ回路に関し、特にその動作速度の高速化に関
するものである。

〔従来の技術〕

第３回は従来のＥＣＬＲ−Ｓフリップフロップ回路を示
す回路図である。図において、■ｃｃは電源電位、ＧＮ
Ｄは接地電位で、それぞれ高電位側および低電位側とな
る。■はセント入力Ｓの人力用の第１のＥＣＬ差動対、
２はリセット入力Ｒの入力用の第２のＥＣＬ差動対、３
は正および反転出力Ｑ、Ｑの出力用の第３のＥＣＬ差動
対である。

セット入力用の第１のＥＣＬ差動対１は第１および第２
のトランジスタＱ　ｌ、　Ｑ　２から成り、その共通エ
ミッタは定電流源４を介し低電位側ＧＮＤに接続され、
各コレクタは高電位側Ｖｃｃに接続される。セント人力
Ｓは第１のトランジスタＱ１のベースに与えられる。リ
セット入力用の第２のＥＣＬ差動対２は第３および第４
のトランジスタＱ３゜Ｑ４から成り、その共通エミッタ
は定電流源５を介して低電位側ＧＮＤに接続され、各コ
レクタは高電位側■。、に接続される。リセット人力Ｒ
は第３のトランジスタＱ３のベースに与えられる。

第３のＥＣＬ差動対３は第５および第６のトランジスタ
Ｑ５．Ｑ６から成り、その共通エミッタは定電流源６を
介して低電位側ＧＮＤに接続される。

第５のトランジスタＱ、のコレクタば抵抗８を介して高
電位側■、。に接続されるとともに、第４のトランジス
タＱ４のベースに接続される。第６のトランジスタＱ６
のコレクタは抵抗７を介しく１１１１電位側Ｖ。Ｃに接
続されるとともに、第２のトランジスタＱ２のベースに
接続される。第５および第６のトランジスタＱ、、、Ｑ
６のベースは、第１および第２のＥＣＬ差動対１．２の
共通エミッタと定電流源４，５との間の接続点Ａ、Ｂに
それぞれ接続され、第１および第２のＥＣＬ差動対１．
２の共通エミッタの電位すなわち接続点Ａ、Ｂの電位に
応じて、第５および第６のトランジスタＱ、、、Ｑ６の
導通／非導通が制御される。そして第５および第６のト
ランジスタＱ　ｓ　、　Ｑ　ｂ　のうちの一方の導通に
より、対応する抵抗８または７において電圧降下が生じ
て当該一方のトランジスタのコレクタ電位が下がり、他
方の非導通のトランジスタのコレクタ電位は高電位に維
持され、これらの電位がそれぞれ“Ｌ”、“Ｈ”の論理
を表わす信号として出力されるように構成されている。

図においては第５のトランジスタＱ、のコレクタからＱ
出力が導出され、第６のトランジスタＱ６のコレクタか
らＱ出力が導出される。

次に、第４図の波形図を参照して第３図の回路の動作に
ついて説明する。いま、第４図の時刻Ｔ。

以前において、第３図のＲ−Ｓフリップフロップ回路ば
、Ｑ出力が′［２”、煮出力が“”　ＩＩ”の状態にあ
るものとする。このとき第５のトランジスタＱ５は非導
通状態、第６のトランジスタＱ６は導通状態にある。こ
のため抵抗７には電流が流れて■１の電圧降下が生じ、
抵抗８には電流が流れず電圧降下は生じていない。また
、この時点ではセント入力Ｓおよびリセット入力Ｒがと
もに与えられていないとすると、第１および第３のトラ
ンジスタＱ　＋　、　Ｑ　３　は非導通状態にある。し
たがって、時刻Ｔ１以前では、第４図（ｂｌに示すよう
に、接続点Ａの電位は高電位■。Ｃよりも第２のトラン
ジスタＱ２のベース・エミッタ間電圧降下ＶｎＥおよび
抵抗７による電圧降下■１だけ低く、接続点■３の電位
は高電位■６．よりも第４のトランジスタＱ４のベース
・エミッタ間電圧降下ＶＢＥだけ低い。

時刻Ｔ、において、第４図＋ａ）に示すように、セント
人力Ｓに“Ｈ”の信号が加えられるとする。

この”　Ｈ”の信号は第３図のＲ−Ｓフリ・ノプソｔｅ
ｌツブ回路の前段のＥＣＬ回路から与えられるが、ＥＣ
Ｌ論理回路では普通図示のように“Ｈ”の信号の立上り
が遅れる。このため、第１のトランジスタＱ１が完全に
導通するのに時間がかかり、接続点Ａの電位は第４図（
ｂｌに示すようにセ・２ト入力Ｓの立上りに応じて徐々
に上昇していく。そして接続点Ａの電位と接続点Ｂの電
位が等しくなった時刻Ｔ２において、第５のトランジス
タＱ５は導通し、第６のトランジスタＱ６は非導通とな
る。

第５のトランジスタＱ、の導通により抵抗８に電流が流
れて電圧降下Ｖ２が生じ、第５のトランジスタＱ５のコ
レクタ電位が低下して百出力が“Ｈ”から“Ｌ”に変化
する。このとき接続点Ｂの電位は、第５のトランジスタ
Ｑ５が導通ずるとともに、第４図ｔｂ）に示すように比
較的はやく立下る。立下り後の電位は、高電位ＶＣＣよ
りも第４のトランジスタＱ４のベース・エミッタ間電圧
降下■１および抵抗８による電圧降下ｖ２だけ低い値で
ある。一方、第６のトランジスタＱ６の非導通により抵
抗７による電圧降下Ｖｌが生じなくなり、第６のトラン
ジスタＱ６のコレクタ電位が上昇してＱ出力は“Ｌ”か
ら”Ｈ”に変化する。このとき第６のトランジスタＱ６
のコレクタ容量と抵抗７によって、Ｑ出力は第４図ｔＣ
）に示すような緩やかな立上りを示す。そして時刻Ｔ３
においてセント人力Ｓが”Ｈ″から“Ｌ″に立上るが、
第２のトランジスタＱ２により接続点Ａの電位は維持さ
れ、出力用の第３のＥＣＬ差動対において第５のトラン
ジスタＱ５は導通、第６のトランジスタＱ６は非導通の
ままである。この状態がリセット人力Ｒに“Ｈ″の信号
が加えられるまで続く。

〔発明が解決しようとする課題〕

従来のＥＣＬＲ−Ｓフリップフロップ回路は以上のよう
に構成されているので、セント入力Ｓの立上りに時間遅
れがある場合には、セント人力Ｓが入った時間よりもＴ
、だけ遅れて“Ｈ”のＱ出力が出力される。このことは
、リセット人力Ｒの立上りに時間遅れがある場合の“Ｈ
”のδ出力についても同様である。そしてＥＣＬ論理回
路では通常“Ｈ”信号の立上りが遅れるので、セント入
力Ｓおよびリセット人力ＲをＥＣＬ論理回路から得る場
合には、入出力間における上記遅延Ｔｄは通常的に生じ
ることになる。このめＥＣＬＲ−Ｓフリップフロップ回
路の動作の高速性が阻害されるという問題があった。こ
のことは類似の構成を有する他のＥＣＬフリソプフロン
プ回路においても同様である。

この発明は、このような問題を解消するためになされた
もので、入力信号の立上りに時間遅れがある場合にも入
出力間の遅延時間が比較的短く、高速動作を可能とし−
たフリップフロップ回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかるフリップフロップ回路は入力用の第１
および第２のＥＣＬ差動対と、出力用の第３のＥＣＬ差
動対と、この第３のＥＣＬ差動対の切り替りタイミング
を早めるための電圧降下用ダイオードとを備える。前記
第１のＥＣＬ差動対は共通エミッタが低電位側に接続さ
れ、各コレクタが高電位側に接続された第１および第２
のトランジスタから成り、前記第１のトランジスタのベ
ースには第１の入力が与えられる。前記第２のＥＣＬ差
動対は、共通エミッタが低電位側に接続され、各コレク
タが高電位側に接続された第３および第４のトランジス
タから成り、前記第３のトランジスタのベースには第２
の入力が与えられる。

前記第３のＥＣＬ差動対は共通エミッタが低電位側に接
続され、各コレクタがそれぞれ抵抗を介して高電位側に
接続された第５及び第６のトランジスタから成り、前記
第１および第２のＥＣＬ差動対の共通エミッタの電位に
応じてそれぞれ前記第５および第６のトランジスタの導
通／非導通が制御されて前記抵抗による電圧降下を選択
的に生じさせ、前記第５および第６のトランジスタのコ
レクタからはそれぞれ正および反転出力が、前記導通／
非導通による前記電圧降下の有／無に応した論理値とし
て導出される。前記第５および第６のトランジスタのコ
レクタの電位はそれぞれ、前記第２および第１のＥＣＬ
差動対の基準電位として前記第４および第２のトランジ
スタのベースに与えられる。前記電圧降下用ダイオード
は前記第２および第４のトランジスタの少なくとも一方
のエミッタに挿入される。

〔作用〕

この発明のフリップフロップ回路は電圧降下用ダイオー
ドが第２および第４のトランジスタの少なくとも一方の
トランジスタの一方エミッタに挿入されているので、当
該トランジスタの導通時に電圧降下が生じて対応のＥＣ
Ｌ差動対の共通エミッタの電位が低下し、これにより出
力用の第３のＥＣＬ差動対の闇値レベルが低下して、第
５および第６のトランジスタの導通／非導通の切り替り
タイミングが早まり、入出力間における遅延時間が短縮
される。

〔実施例〕

以下、この発明のフリップフロップ回路の一実施例を図
について説明する。第１図はこの発明をＥＣＬＲ−Ｓフ
リップフロップ回路に適用した一実施例を示す回路図で
ある。この回路は第３図の従来のＥＣＬＲ−Ｓフリップ
フロップ回路と同様、高電位側ＶＣＣと低電位側ＧＮＤ
との間にそれぞれ接続されたセント入力用の第１のＥＣ
Ｌ差動対１、リセット入力用の第２のＥＣＬ差動対２お
よび、Ｑ、Ｑ出力用の第３のＥＣＬ差動対３を含んで構
成されており、各ＥＣＬ差動対１〜３における第１〜第
６のトランジスタＱ　ｌ−Ｑ　ｂや抵抗７．８および定
電流源４〜．６の接続関係も第３図の従来回路と同様で
ある。

一方、第３図の従来回路と異なり、セント入力用の第１
のＥＣＬ差動対１を構成する第２のトランジスタＱ２の
エミッタにダイオードＱ、が挿入され、リセット入力用
の第２のＥＣＬ差動対２を構成する第４のトランジスタ
Ｑ４のエミッタにダイオードＱ８が挿入されている。こ
れらのダイオードＱ’ｒ　、Ｑｅは電圧降下を生しさせ
て、接続点Ａまたは接続点Ｂの電位を低下させ、出力用
の第３のＥＣＬ差動対３の閾値レベルを低下させる役割
を果たす。

次に第２図の波形図を参照して第１図の回路の動作につ
いて説明する。いま、第２図の時刻′「。

以前において第１図のＲ−Ｓフリップフロップ回路はＱ
出力が“Ｌ”、６出力が′Ｈ゛°の状態にあるものとす
る。このとき、第５のトランジスタＱ。

は非導通状態、第６のトランジスタＱ６は導通状態にあ
る。このため、抵抗７は電流が流れて■１の電圧降下が
生じ、抵抗８には電流が流れず電圧降下は生じていない
。一方、この時点では、七ノド入力Ｓおよびリセット人
力Ｒにそれぞれ前段のＥＣＬ回路よりＶ、、Ｖ２が入力
されているとすると、時刻Ｔ１以前では第２図ｆｂｌに
示すように、接続点Ａの電位は高電位ＶＣＣよりも第２
のトランジスタＱ２のベース・エミッタ間電圧降下ＶＢ
Ｅおよび抵抗７による電圧降下■、たけ低く、接続点Ｂ
の電位は高電位■、。よりも第４のトランジスタＱ４の
ベース・エミッタ間電圧降下ＶＢＥおよびダイオードＱ
、による電圧降下Ｖ　ＢＨ３だけ低い。

時刻Ｔ、において、第２図ｆａｔに示すように、セット
人力ＳにＨ°゛の信号が加えられるとする。

この“Ｈ”の信号の立上りは、前述したように時間遅れ
を生じて緩やかなものとなっている。このため、トラン
ジスタＱ、が完全に導通するのに時間がかかり、接続点
Ａの電位は第２図ｔｂ＋に示すようにセント人力Ｓの立
上りに応じて徐々に上昇していく。そして接続点Ａの電
位と接続点Ｂの電位が等しくなった時刻Ｔ２において、
第５のトランジスタＱ５は導通し、第６のトランジスタ
Ｑ６は非導通となる。いま接続点Ｂの電圧は Ｖ　ｃ　ｃ　　Ｖ　Ｂ　Ｅ　　Ｖ　Ｂ　Ｅ　７　　　　
−−−−−−−−−−−−１１であり第３図の従来回路
の場合の Ｖ、−Ｖお、　　　　　　　　−−−−−−−−−−−
−−−＋２１と比較してダイオードＱ、の電圧降下Ｖ　
ＩＩＩＥＴの分だけ低くなっているので、接続点Ａの電
位が接続点Ｂの電位に達するタイミングがその分だけ早
められる。すなわち出力用の第３のＥＣＬ差動対３の閾
値レベルがＶＩＩＥ７だけ低下して、第５および第６の
トランジスタＱ　ｓ　、　Ｑ　ｂの導通／非導通の切り
替りタイミングが早まる。

第５のトランジスタＱ、の導通により抵抗８に電流が流
れて電圧降下Ｖ２が生じ、第５のトランジスタＱ、のコ
レクタ電位が低下して、Ｑ出力が“Ｈ”から“Ｌ”に変
化する。このとき接続点Ｂの電位は第５のトランジスタ
Ｑ５が導通するとともに、第２図（ｂｌに示すように比
較的はやく立下る。

立下り後の電位は、リセット人力Ｒの電位■２よりも第
３のトランジスタＱ３のベース・エミッタ間電圧降下Ｖ
ＢＥだけ低い値である。一方、第６のトランジスタＱ６
の非導通により抵抗７による電圧降下■、が生じなくな
り、第６のトランジスタＱ６のコレクタ電位が上昇して
Ｑ出力は“Ｌ”から“Ｈ”に変化する。このとき第６の
トランジスタＱ６のコレクタ容量と抵抗７によって、Ｑ
出）ｊは第２図ｔｃ＋に示すような緩やかな立上りを示
す。

一方、時刻Ｔ２以後においても、入力用の第１のＥＣＬ
差動対１ではトランジスタＱ１のベース電圧がトランジ
スタＱ２のベース電圧よりも高く、トランジスタＱ１の
優位の状態が続くので、接続点Ａの電位は時刻Ｔ、以前
と同様にセント入力Ｓの立上りにしたがって徐々に上昇
していく。接続点Ａの電位は高電位ＶＣＣよりも第１の
トランジスタＱ、のコレクタ・エミッタ間電圧降下ＶＢ
！たけ低い値となる。

時刻Ｔ３においてセント入力Ｓが“Ｈ″がら“Ｈ″に立
下るが、このとき第１のトランジスタＱ、が非導通にな
るとともに第２のトランジスタＱ２が導通して、ダイオ
ードＱ、にょる電圧降下ＶＢＥ７が生じる。したがって
、接続点Ａの電位は、高電位■、ｃよりも第２のトラン
ジスタＱ２のベース・エミッタ間電圧降下ＶＩＥおよび
ダイオ−Ｆ’　Ｑ　７による電圧降下Ｖ　ＢＥＴだけ低
い値すなわち、ＶＣＣＶＩＩＥ　　ＶおＥ　’ｌ　　　
’−”−”’−”−”−”−”−”’−’−’−’−曲
＝（３）となるが、接続点Ｂの電位は Ｖ　ｃ　ｃ　　Ｖ　ｓ　Ｅ　　Ｖ　２　　　−−−−−
−−−−−−−−−−−−−−−（４）であり、ＶＢＥ
＋ｖ、＞ＶＩＩＥ＋ＶＩＥ？である限り出力用の第３の
ＥＣＬ差動対３の状態は従前のまま維持される。すなわ
ち、第５のトランジスタＱ５は導通、第６のトランジス
タＱ６は非導通のままである。この状態がリセット人力
Ｒに“Ｈ”の信号が加えられるまで続き、このとき（３
）式に示すように接続点Ａの電位は従来よりもＶ　ＢＥ
Ｔ　たけ低い値となっているので、リセット人力Ｒの“
Ｉ］”の立上りに時間遅れがある場合にも上述と同様に
第３のＥＣＬ差動対３の切り替りが速やかに行なわれ、
入出力間における遅延時間が短縮される。

なお、上記実施例においてはセント人力用の第１のＥＣ
Ｌ差動対１の基準側トランジスタＱ２とリセット入力用
の第２のＥＣＬ差動対２の基準側トランジスタＱ４の両
方のエミッタに電圧降下用ダイオードを挿入した場合を
示したが、いずれか一方とすることもできる。また、Ｅ
ＣＬＲ−Ｓフリップフロップ回路の場合について説明し
たが、この発明は類似の構成を有するそれ以外のＥＣＬ
によるフリップフロップ回路すべてに応用ができる。

〔発明の効果〕

以上のようにこの発明によれば、入力用の第１および第
２のＥＣＬ差動対の基準側トランジスタの少なくとも一
方に電圧降下用ダイオードを挿入して出力用のＥＣＬ差
動対の闇値レベルを下げるようにしたので、入力信号の
立上りに時間遅れがある場合にも入出力間の遅延時間が
比較的短く、高速動作の可能なフリップフロップ回路を
得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＥＣＬＲ−Ｓフリッ
プフロップ回路の回路図、第２図は第１図の波形図、第
３図は従来のＥＣＬＲ−Ｓフリップフロップ回路を示す
回路図、第４図は第３図の波形図である。 図において、１および２は入力用ＥＣＬ差動対、３は出
力用ＥＣＬ差動対、Ｑ７およびＱ８は電圧降下用ダイオ
ード、０１〜Ｑ６はトランジスタである。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 共通エミッタが低電位側に接続され各コレクタが高電位
   側に接続された第１および第２のトランジスタから成り
   、前記第１のトランジスタのベースに第１の入力が与え
   られる入力用の第１のＥＣＬ差動対と、 共通エミッタが低電位側に接続され各コレクタが高電位
   側に接続された第３および第４のトランジスタから成り
   、前記第３のトランジスタのベースに第２の入力が与え
   られる入力用の第２のＥＣＬ差動対と、 共通エミッタが低電位側に接続され各コレクタがそれぞ
   れ抵抗を介して高電位側に接続された第５および第６の
   トランジスタから成り、前記第１および第２のＥＣＬ差
   動対の共通エミッタの電位に応じてそれぞれ前記第５お
   よび第６のトランジスタの導通／非導通が制御されて前
   記抵抗による電圧降下を選択的に生じさせ、前記第５お
   よび第６のトランジスタのコレクタからそれぞれ正およ
   び反転出力が導通／非導通による前記電圧降下の有無に
   応じた論理値として導出され、かつ前記第５および第６
   のトランジスタのコレクタの電位がそれぞれ前記第２お
   よび第１のＥＣＬ差動対の基準電圧として前記第４およ
   び第２のトランジスタのベースに与えられる出力用の第
   ３のＥＣＬ差動対と、 前記第２および第４のトランジスタの少なくとも一方の
   トランジスタの一方電極に挿入されて、当該トランジス
   タの導通時に電圧降下を生じさせ、前記第５および第６
   のトランジスタの導通／非導通の切り替りタイミングを
   早める電圧降下用ダイオードとを備えたことを特徴とす
   るフリップフロップ回路。