JPS60220624A - 入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 使用分野 本発明は電子要素の動作を制御するためのバイポーラ回
路に関するものである。特に、本発明はトランジスター
トランジスタ論理（ＴＴＬ）のような論理を用いてディ
ジタルゲートのスイッチングを強める回路に関するもの
である。

背景技術 ＴＴＬ回路は普通の論理構造から導ひかれるものである
が、第１図は従来の回路を示したものである。低電源電
圧ｖＥＥを受け取る端子と高電源電圧Ｖ。０を受け取る
端子との間に接続されたこのＮＡＮＤゲートでは電圧ｖ
工□及びｖＩＩにより表わされている入力信号がマルチ
プルエミッタＮＰＭ入カトランジスタＱ１の対応するエ
ミッタに与えられる。入力トランジスタＱｌのベースは
抵抗Ｒ１を介して■。ｏｌ［源に結合する０要素Ｑ１と
Ｒ１はゲートの入力回路を形成する。

トランジスタＱｌのコレクタはゲートの出力回路内のＮ
ＰＮ分相トランジスタＱ２のベースに接続する。Ｑ２の
コレクタは抵抗Ｒ２を介してＶ。。電源に結合する。こ
のＱ２のコレクタは才たＮＰＮトランジスタＱ８のベー
スにも接続する。トランジスタＱ８のエミッタはＮＰＮ
出力出力トランジスタモ４動し、また抵抗Ｒ８を介して
Ｑ４のエミッタに結合する。ダーリントン対ＱＢ及びＱ
４の相互に接続されたコレクタは抵抗Ｒ４を介してＶ。

０電源に接続する。

Ｑ２のエミッタはＮＰＮ出力トランジスタＱ５のベース
を駆動する。トランジスタＱ５のエミッタはｖＥＥ電源
に結ぶ。プルダウン抵抗Ｒ５をＱ５のベースとＶ■電源
との間に接続する。出方電圧信号■。はＱ５のコレクタ
とＱ４のエミッタの相互接続点から取り出す。

このゲートの動作を理解するために、入力端子■工、と
ｖ工、の少な（とも一つ、例えば、入カ端子ｖ工、が最
初低い電圧、即ち入力スイッチング点の下の論理「０」
（以后たゾ「０」とする）にあるものとする。この時ト
ランジスタＱ２とＱ５はオフである。蓋し、抵抗Ｒ１を
経て■工、入力端子に流れる電流がＱ２のベース電圧を
低い値にするからである。トランジスタＱ３とＱ４はオ
ンである。

出力■。は高電圧、即ち、論理「１」（以后ただ「１」
とする）にある。

電圧■工□が入力スイッチング点の上の「１」に高めら
れるとする。Ｒ１を流れる電流は下がり、Ｑｌのベース
−コレクタ接合を介してトランジスタＱ２に流れ始める
。トランジスタＱ２がターンオンし、抵抗Ｒ２を流れる
電流を引き出し、トランジスタＱ８とＱ４をターンオフ
する。Ｒ２電流の一部はトランジスタＱ５に向って、こ
れをターンオンし、電圧Ｖ。を「θ」にプルダウンする
。

入力■工□が１０」に戻ると逆のことが起こる。Ｒ１電
流は大きくなり、■工□端子へ流れ始める。トランジス
タＱ２とＱ５はターンオフし、トランジスタＱ８とＱ４
が出力電圧ｖｏを「１」にプルアップする。

分相器Ｑ２がターンオフする時、そのベース内のキャリ
ヤは入力トランジスタＱ１を経て■工、端子に放電する
。このためゲートのスイッチング速度は相対的に高くな
る。しかし、（入力■工、が低い時の）最大入力電流は
ｍＡのオーダーである。

而してこれは多くの用途にとって高すぎる。

発明の開示 本発明によれば電子要素の制御電極で電流／電圧レベル
を調整するために入力信号に応答する入力回路が、入力
信号が成る電圧遷移をなした時、制御電極から容量的に
制御される放電路を与える０この回路は特にＴＴＬゲー
トに適している。放電路はスイッチング速度を高（する
。またこの回路の最大入力電流は非常に低く、μＡのオ
ーダーである。これは前述した従来からの入力回路の場
合よりも８桁程度低い。

本発明回路が具えるバイポーラ入力トランジスタ要素は
１個又は複数個のベースが入力信号に応答し、第１のエ
ミッタの電圧に制御電極が応答し、この他に第２のエミ
ッタがあり、同じ極性のバイポーラ放電トランジスタの
ベースがこの第２のエミッタに結合され、放電トランジ
スタのエミッタが入力信号に応答し、コレクタが制御電
極に結合されている。放電トランジスタのベースと第１
の電源電圧を受け取る端子との間に容量性の要素を結合
する。

入力信号が予じめ規定された遷移電圧を通り、入力トラ
ンジスタ要素が第１のエミッタを介してターンオンする
電圧から入力トランジスタ要素が第１のエミッタを介し
てターンオフするもう一つの電圧へ行き、特定の量以上
に変化する時放電トランジスタは一時的にターンオンす
る。これは制御電極から放電トランジスタを通る電流通
路を開通させる。制御電極が同じ極性のパイボーラスイ
ツチンク　トランジスタのベースであり、このスイッチ
ング　トランジスタが入力トランジスタ要素がその第１
のエミッタを介してターンオンする時ターンオンし、逆
も成立する場合は、スイッチング　トランジスタのベー
ス内のキャリヤが上記電流通路を通って放電し、スイッ
チング　トランジスタのターンオフ時間を短かくする。

本発明回路は第１のエミッタを流れる電流を電子要素の
制御電極の電流からほぼ完全に分離する回路を具えると
好適である。こうするとスイッチング速度を高（保った
ま５回路により引かれる全電流を低レベルに下げること
ができる。入力トランジスタ要素が依然として制御電極
の電圧を制御しつ＼、この分離回路は通常制御電極が入
力信号を電圧クランプするのを防ぐ。分離回路はまた入
力スイッチング点も制御する。

分離回路では整流器を第１の結合点を介して第１のエミ
ッタに接続すると共に、第２の結合点を介して制御電極
に接続する。この整流器は第１のエミッタのベース−エ
ミッタ接合に逆向きになっている。第１の結合点と第１
の電圧源との間に電流源を結合する。第２の結合点と第
２の電圧源との間に抵抗のようなインピーダンス要素を
結合する。

図面につき本発明の詳細な説明する。

アノードがＮＰＮ　）ランジスタのベースに接続され、
カソードがこのトランジスタのコレクタに接続され、こ
のトランジスタをクランプして深い飽和状態からはずす
各ショットキニダイオードは図示していない。代りに、
このようなショットキークランプされたＮＰＮ　）ラン
ジスタのベースを細長い「Ｓ」字のブロックで示し、ク
ランピングショットキーダイオードを表わす。

各図を通し、また下記の好適な実施例の説明で用いられ
る同じような符号は同−又は非常に類似した一個又は複
数個の項目を表わす。

好適な実施例の説明 第２図は（少な（とも）１個のＮＰＮスイッチングトラ
ンジスタＱＡから成る電子部品の制御電極で電流／を圧
レベルを調整する入力回路を示したものである。ＮＰＮ
スイッチングトランジスタＱＡのベースが制御電極に接
続され、エミッタが電圧レベルシフタ１０を介してｖＥ
Ｅ端子に接続されている。電圧レベルシフタｌＯが導通
状態にある時この電圧レベルシフタｌＯの両端間に電圧
■Ｌｓが生じ、トランジスタＱＡのエミッタから■ＩＣ
ＥＩＣへ電流を通す。トランジスタＱＡのコレクタは（
特定しない回路を介して■。。端子に接続する。

入力回路はマルチブルーエミッタＮＰＮ入カトランジス
タＱＢを具える。トランジスタＱＢのベースは入力端子
に接続され、入力電圧信号ＶＩを受け取る。トランジス
タＱＢのコレクタは■ｏｏ電源に接続する。トランジス
タＱＢの第１のエミッタＥ１はトランジスタＱＡのベー
スに結合する。

トランジスタＱＡのベースはまたブロッキング整流器１
２を介してＮＰＮ放電トランジスタＱＣのコレクタに結
合する。トランジスタＱＯのベースはトランジスタＱＢ
の第２のエミッタＥ２に接続する。トランジスタＱＯの
エミッタは入力端子に接続し、入力ｖ工を受け取る。コ
ンデンサとして機能する要素ＯをｖＥＥ電源とトランジ
スタＱＯのベースとの間に接続する。

整流器１２の向きはトランジスタＱＯのベース−エミッ
タ接合が順方向になるようなものである。

こうすると整流器１２がコンデンサｃ用の電荷がトラン
ジスタＱＡのベースに流れるのを阻止できる。整流器１
２がターンオンされている時整流器１２の両端に電圧■
Ｒ□が生ずる。

入力回路はまたエミッタＥ１を流れる電流をトランジス
タＱＡのベース電流から実質的に分離する回路を具える
。この分離回路によりＥｌの電圧がトランジスタＱＡの
スイッチングを制御できるが、トランジスタＱＡが電圧
Ｖ工の最大レベルをクランプすることがないようにする
ことができる。

この分離回路は整流器１４と、はぼ一定な電流源１６と
、抵抗ＲＡとから成る。整流器１４は結合点Ｎｌを介し
てエミッタＥ１に接続され、結合点Ｎ２を介してトラン
ジスタＱＡのベースに接続されている。整流器１４の向
きはＥｌのベース−エミッタ接合に対して逆方向である
。整流器１４が導通している時この整流器１４の両端間
に電圧ｖＲ２が生ずる。電流源１６は結合点Ｎ１とＶゆ
電源との間に接続する。抵抗ＲＡは結合点Ｎ２とｖｏ。

電源との間に接続する。

Ｅｌ又はＥ２のベース−エミッタ接合が導通する時、そ
の電圧降下は約Ｉ　ＶＢＥである。但し、ｖＢＥはバイ
ポーラトランジスタが丁度導通する時の標準ベース−エ
ミッタ電圧の絶対値である。同じように、トランジスタ
ＱＡ及びＱＯが導通する時もそのベース−エミッタ接合
の両肩間に約ＩＶＢＨの電圧降下が生ずる。トランジス
タＱＯがターンオンする時そのコレクターエミッタ電圧
は少なくとも■ＳＡＴであり、これは普通０．１ｖより
も小さい。整流器１２及び１４を形成する要素はｖＲｌ
１がｖＲｌ　＋ｖＢＥ　十ｖＳＡＴより小さくなるよう
に選ぶ。

これらの事項を念頭に入れ、便宜上電源ｖＥＫが０ボル
トであると仮定すると第２図の回路は下記のように動作
する。

入力ｖ工が「１」即ち、入力スイッチング点２■ＢＥ　
＋ｖＬＳ　”Ｒｓ　ヨり高い電圧ｖ工Ｈニアル時トラン
ジスタＱＡ及び電圧レベルシフタｌＯは両方とも導通す
る。トランジスタＱＡのベースは抵抗ＲＡを介してｖｏ
ｃ電源から駆動電流を受け取る。

トランジスタＱＢはエミッタＥ１を介してターンオンさ
れる。トランジスタＱＡのベース電圧は■ＢＥ十ｖＬ８
であり、エミッタＥ１の電圧はＶＴＲ−ＶＢＥであるか
ら、整流器１４はオフとなる。電流源１６はエミッタＥ
１に電流を与える。トランジスタＱＯと整流器１２とは
両方ともオフとなる。

Ｒ２のベース−エミッタ接合は導通の縁にあるか又は不
導通である。従って、ＱＣのベース電圧は■工Ｈ−ｖＢ
Ｅ以上テアル。

今度は入力ｖ工を「０」即ち入力スイッチング点より低
い低電圧■工り迄下げる。こうするとＥｌの電圧が下が
る。入力電圧Ｖ工が入力スイッチング点に近づくと、ト
ランジスタＱＢがターンオフする。Ｅｌの電圧が下がる
と整流器１４がターンオンする。整流器１４がターンオ
ンするとＥｌの電圧が僅かながら東に下り、ＱＡのベー
ス電圧がｖＢＥ十ｖＬ＄よりも低く゛なる。こうなると
、トランジスタＱＡ　ａ電圧レベルシフタ１０とがター
ンオフし始める。この間、コンデンサＯはＱＣのベース
電圧をその高レベル（Ｖ工ａ　ＶＢＥ　以上）　ｉｃ　
近く保つ。

入力■工は高レベルＶ工Ｈより２　ＶＢＥよりも低く且
ツＶＢＥ　＋　ＶＬＳ　ＶＳＡＴ　ＶＲＩ　ヨ’）　０
　低イ低しヘ／ｌ／Ｖ工りに向って降下し続ける。この
鍛冶の電圧は遷移電圧ＶＴＲと名付けられる。２個の状
況の一方が起る。

入力ｖ工がＶＴＲに達する前にＶ工□の下２　ＶＢｇよ
りも僅かに大きく下がると、トランジスタＱ（３のベー
ス−エミッタ接合は導通状態になる。こうなると要素Ｏ
がＱＣのベース−エミッタ接合を逸して入力端子に放電
し始める。トランジスタＱＣのベース電圧は電圧ＶＩに
従って下方に下がる。しかしトランジスタＱＣはターン
オンしない。蓋し、その」レクタ電圧が整流器１２を導
通状態にするには余りに高いからである０人力Ｖ工がＶ
、Ｒ１こ達すると、トランジスタＱＣと整流器１２が＃
終的にターンオンし、ＱＡのベースから入力端子に至る
電流通路が閉じる。

他方’　■ＩＨの下方２ｖＢＥより大きく降下する前に
入力ｖＩがＶＴＲに達しても何事も起らない。電圧ｖ■
がｖ工Ｈの下方２　ＶＢＥより僅かに大きくなると、要
素ＱＯ及び１２が最終的に導通し、ＱＡｃベースから入
力端子に至る電流通路を閉じる。

いずれの状態でも、ＱＡベース内のキャリヤは電流通路
を通ってＶ工端子へ放電する。これはトランジスタＱＡ
のターンオフの速度を上げる。このようにＱＡのターン
オフを高めることにより、これはまた電圧レベルシフタ
１０のターンオフを高める。短時間後、トランジスタＱ
Ｂ及びＱＡは十分にオフとなり、電圧レベルシフタ１０
も同じである。コンデンサ０もＱＣのベース−エミッタ
接合を経て入力端子に放電し、ＱＣのベース電圧が入力
Ｖ工に従って下方をこ下がる。コンデンサ０からｖＥＥ
　”源及び入力端子への漏洩のため、ＱＯのベース電圧
はｖＩＬ＋■ＢＥよりも低く下がる。これ１こよりトラ
ンジスタＱＣと整流器１２とはターンオフする。この時
ＲＡ電流はほとんど全て整流器１４と電流源１６とを通
って流れる。

入力ｖ工が入力スイッチング点以上の電圧に戻っても、
要素ＱＯと１２はオフのまへである。しかし、トランジ
スタＱＢはエミッタＥ１を介してターン　オンする。蓋
し、その電圧が上昇するからである。これは整流器１４
をターンオフさせ、トランジスタＱＡと電圧レベルシフ
タ１０がターンオンできるようになる。

トランジスタＱＢもエミッタＥ２を介して一時的にター
ンオンする。コンデンサ０はエミッタＥ２を介して充電
され、ＱＣのベース電圧が電圧■工の高レベルの下１ｖ
ＢＥに達する。これが生ずる時、Ｒ２のベース−エミッ
タ接合は導通の縁にある。

入力Ｖｌが僅かに下がると、Ｒ２のベース−エミッタ接
合は不導通となる。整流器１２はコンデンサＣの充電電
流がＱＡのベースに流れるのを防ぐ。

こうして回路は高から低への遷移の準備ができる。

整流器１２及び１４を形成する要素はｖＲｌｌがＶＲｌ
　＋ｖＢＥ十ｖＳＡＴを越えるように選ぶことができる
。こうしても入力回路はＱＡベース内のキャリヤに対す
る放電路を閉じるであろう。蓋し、この時整流器１２は
入力ｖ工が低くなる際整流器１４の前にターンオンする
からである。これはいくらかの電流の無駄を生ずる。即
ち、ＲＡ電流のいくらかが一時的に放電路を通ってＶＩ
端子へ流れる。

コノタメ人力回路はＶ、が■Ｒ１＋ｖＢＥ　十ｖＳＡＴ
より低い好適な場合のように効率的には動作しない。

ＱＡベースの放電に関する限り、整流器１４゜電流源１
６及び抵抗ＲＡが全てな（でも第２図の回路は本質的に
同じ動作をする。しかし、遷移点は異なってくる。Ｅ１
電流はも早やＱＡのベース電流から分離されない。この
結果、トランジスタＱＡは入力ｖ工の最大電圧をクラン
プする。しかし、入力回路は依然としてトランジスタＱ
ＢのベースからトランジスタＱＣｔ　（及び有るならば
整流器１２）を介してｖ工端子に至る電流通路を与え、
トランジスタＱＢがターンオフする時そのベースからキ
ャリヤを除き、これにより平均スイッチング速度を高く
する。

特に、要素１４．１６及びＲＡを除くと、電圧■工は２
　ＶＢＥ　＋　ＶＬＳに等しい最大値ｖＩＨにクランプ
される。この電圧において、トランジスタＱＡと電圧レ
ベルシフタ１０とは両方ともオンとなる。

トランジスタＱＢはエミッタＥ１を介してターンオンす
るが、これはＱＡのベースに対する駆動電流を与える。

トランジスタＱＯと整流器１２とは両方ともオフとなる
。Ｒ２のベース−エミッタ接合はオフにあるか又は導通
の縁にあり、従ってＱＯのベース電圧はｖＩＨ−ｖＢＥ
以上になる。

入力■工がこれまたＶ工□よりも２　ＶＢＥ以上低く、
ＶＴＲよりも低い低レベルＶＩＬ迄下がると、トランジ
スタＱＢ及びＱＡが電圧レベルシフタ１０と共にターン
オフし始める。入力Ｖ□がＶＴＲに達する前に２　ＶＢ
Ｅ以上下がるか又はその逆であるかに依存して上述した
２個の状況の一つが生ずる。いずれの状況でもトランジ
スタＱＣと整流器１２とが一時的にターンオンし、放電
路を開通させる。コンデンサＯが漏洩とＱＯのベース−
エミッタ接合を介することの両方により放電し、ＱＯの
ベース電圧がｖＩＬ＋ｖＢＥより低くなると、要素Ｑ（
ｌと１２が再びターンオフする〇 ｖＩＨに戻る遷移では、入力Ｖ工が■工、の上２ＶＢＥ
に達する前にＲ８のベース−エミッタ接合が導通する０
コンデンサ０はエミッタＥ２を介して充電される。入力
ｖ工がｖＩＨに達すると、トランジスタＱＡと電圧レベ
ルシフタ１０とがターンオンする。トランジスタＱＢは
エミッタＥ１を介してターンオンし、Ｒ２のベース−エ
ミッタ接合は導通の縁にある。コンデンサＣがＶＩ□−
ｖＢＥ迄充電されると、入力回路４才もう一つの遷移の
準備ができる６第３図は第２図の入力回路を用いるＴＴ
Ｌ反転ゲートの好適な一例を示したものである０第８図
では、電圧レベルシフタ１０がＮＰＮ出力プルダウント
ランジスタＱ５のベース−エミッタ接合になっている。

電圧ｖＬ８はＩ　ＶＢＥである。トランジスタＱＡはＮ
ＰＮ分相器Ｑ２である。整流器１２はショットキーダイ
オードＤ１である。電圧ｖＲ１は１■ｓＨであるが、こ
＼でｖＳＨはショットキー　ダイオードが丁度導通する
時のショットキーダイオード両端間の標準電圧降下であ
る。ｖＳＨは約０．５ｖである。整流器１４はＰＮダイ
オードＤ２であり、電圧ｖＲ２はＩ　ＶＢＥである。

電流源１６は同じ常時オンのトランジスタＱ６及びＱ７
に中心をおく電流ミラーである。トランジスタＱ６とＱ
７のベースは一つに結合し、常時オンのＮＰＮ　トラン
ジスタＱ８のエミッターベース接合を介してトランジス
タＱ７のコレクタに接続する。トランジスタＱ６とＱ７
のエミッタは夫々抵抗Ｒ６及びＲ７を介してＶ■電源に
接続する。

これらの抵抗は小さい抵抗であって、雑音に対す゛ル感
度が低い。ｖＥＫ電源とトランジスタＱ８のエミッタと
の間に抵抗Ｒ８を接続する。トランジスタＱ８のコレク
タとベースは夫々抵抗Ｒ９及びＲＩＯを介してｖｏｃ電
源に接続する。要素Ｑ８　、　Ｒ９及びＲＩＤはトラン
ジスタＱ７にほぼ一定の電流を流す。電流源１６内の小
さなベース電流を無視すれば、Ｑ７の電流はトランジス
タＱ６内で鏡映反転（又は複製）される。蓋し、トラン
ジスタＱ６と９７のエミッタ面積は等しいからである。

トランジスタＱ６とＱ７のエミッタ面積を異ならせれば
、ＱＯの電流がＱ７の電流に対し一定の比率となるよう
にすることもできる。いずれの場合でも、ＱＯのコレク
タ電流はＱＯのコレクタ電圧を必要に応じて変えてもほ
ぼ一定である。

この他に第８図の入力回路はショットキーダイ、オー１
−”Ｄａを有するが、これは入力■工が”ＥＥの下Ｉ　
Ｖｓｕより大きく下がるのを防ぐ。ショットキーダイオ
ードＤ４は電流がトランジスタＱＢを介してＶ。ｏ電源
へ送られるのを防ぐ。

トランジスタＱ２とＱ５はＴＴＬゲートの出力回路の一
部である。出力回路はこの他にトランジスタＱ３及びＱ
４並ひに抵抗Ｒ２、Ｒ８及びＲ５を具えるが、これらは
互に及びトランジスタＱ２　、　Ｑ５と第１図の出力回
路で述べたのと同じように接続される。第３図のトラン
ジスタＱ８とＱ４の相互に接続されたコレクタは直接ｖ
ｏｏ電源へ結ばれる。

抵抗Ｒ５と直列に入っているショットキーダイオードＤ
５はトランジスタＱ５のターンオフ時間を短かくする。

ショットキーダイオードＤ６とＤ７はダーリントン対Ｑ
８及びＱ４をターンオフするのを助け、また出力端子Ｖ
。にある負荷容量の放電を助ける。ショットキーダイオ
ードＤ８　、　Ｄ９及びＤＩＯはＮＰＮ　トランジスタ
Ｑ９と組んでトランジスタＱ５がターンオフする時その
ベースが放電するのを助ける。

入力ＶＩが１０」になる時出力ｖｏは「１」にな・す、
逆も成立する。蓋し、第８図のゲートはインバータであ
るからである。入力スイッチング点は２ｖＢＥテ、これ
は約１．５■であり、電圧ＶＴＲハ”　■ＢＥ−ｖＳＨ
−ｖＳＡＴであり、これは約１．ＯＶである。入力回路
は第２図につき述べた態様で動作する。前段に指摘した
点を除いて、第８図の出力回路は第１図につき述べた態
様で動作する。従って、第８図のゲートの動作を別に説
明する必要はない。トランジスタＱ２　（ＱＡ）のター
ンオフをスピードアップすることによりこの入力回路は
トランジスタＱ５のターンオフをスピードアップする。

第８図で、電源Ｖ。０とｖＥＥは夫々５．Ｏｖ及び０■
とすると好適である。抵抗ＲＡ　、　Ｒ２、Ｒ８。

Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９及びＲＩＯは夫々１１６
００．１５００，４０００，７５０，５０，５０゜１０
０００．５０００及び１００００Ωとする。入力■工の
公称「０」及びｒｌｊ値は夫々０及び８．ＯＶである。

（電圧Ｖ工が高い時の）最大入力電流、は約５μＡであ
る。出力Ｖ。の公称「０」及び「１」値は夫々０．５５
　Ｖ以下及び２．０■以上である。

第４図は第２図の入力回路を用いるＴＴＬ非反転バッフ
ァゲートの好適な一例の一部を示したものである。第４
図では電圧レベルシフタ１０はＰＮダイオードＤｌｌで
ある。電圧ｖＬＳはこ＼でもＩ　ＶＢＥである。抵抗Ｒ
１１は５０００Ωとすると好適であるが、トランジスタ
ＱＡのコレクタとＶｃｏ電源との間に接続する。このト
ランジスタＱＡのコレクタに前述したように構成したト
ランジスタＱ２とＱ５を含む出力回路を接続する。この
出力回路は第３図の出力回路と同じ要素を同じ態様で接
続すると好適である。

第４図の入力回路は抵抗ＲＡと直列にショットキーダイ
オードＤ１２を入れた点を除いて第８図の場合と同じに
構成する。第４図の電流源１６は第３図と同じにすると
好適である。ダイオードＤ１２はレベルシフタであって
、電流源１６内の抵抗ＲＩＯを抵抗ＲＡに対して制限す
る。抵抗ＲＡはこ＼では１００００Ωとすると好適であ
る。

第４図の出力ｖｏは入力ｖ工と同じ論理値をとる。

蓋し、信号の反転がないからである。入力回路は第２図
につき述べたのと同じ態様で動作する。トランジスタＱ
Ａはインバータである。第４図の出力回路は第８図と同
じに動作する。従って、第４図のゲートの動作は前の説
明から明らかであるＯＱＡのスイッチング速度が高くな
る結果、入力回路はトランジスタＱ２及びＱ５のスイッ
チング速度も高くする。

上述した２種類のゲートの種々の要素を作る方法は半導
体技術で周知である。これらのゲートは半導体チップ上
の活性領域を分離するのに酸化物分離を用いる従来から
のブレーナ処理技術に従ってモノリシック集積回路の形
態で作ると好適である。コンデンサＯは真のコンデンサ
の形で作ることもできるが、正規の動作時に逆バイアス
がか＼るＰＮダイオード、即ち、カソードをＱＯのベー
スに接続し、アノードをｖＥＥ端子に接続したダイオー
ドとして作ることもできる。１個又は複数個のＰＮダイ
オードはベースをコレクタに接続したＮＰＮ　ｌ−ラン
ジスタとすることができる。

以上本発明を特定の実施例につき述べてきたが、この記
述は単に説明のためだけであって特許請求の範囲に記載
されている本発明の範囲を限定するものと解釈すべきで
はない。例えば、前述したのと逆極性の半導体要素を用
いて同じ結果を達成することができる。前述した入力回
路内のマルチプルエミッタ入力トランジスタの代りに入
力信号を受け取るベースを相互に接続した一対のトラン
ジスタを用いることもできる。このように当業者ならば
特許請求の範囲で規定されている本発明の真の範囲と精
神から逸脱せずに種々の修正例や用途を考えることがで
きるが、それらは本発明に含まれるものである。

【図面の簡単な説明】

第１図は従来のＴＴＬゲートの回路図、第２図は本発明
に係るバイポーラ　トランジスタのスイッチングを調整
するための入力回路の回路図、 第３図及び第４図は第２図の入力回路を用いるＴＴＬゲ
ートの好適な実施例の回路図である。 １０・・・電圧レベルシフタ １２・・ブロッキング整流器 １４・・・整流器　１６・・・電流源 ＱＡ・・スイッチング　トランジスタ ＱＢ・・・入力トランジスタ ＱＣ・・・放電トランジスタ フルーイランペン７アプリケン

Claims (1)

1. 【特許請求の範囲】 １　を子要素の制御電極で電流／電圧レベルを調整する
   ために入力信号に応答し、 入力信号に応答する少なくとも１個のベースと、その電
   圧に制御電極が応答する第１のエミッタと、第２のエミ
   ッタとを有するバイポーラ入力トランジスタ手段と； 上記第２のエミッタに結合されたベースと、入力信号に
   応答するエミッタと、制御電極に結合されたコレクタと
   を有する同じ極性のバイポーラ放電トランジスタと； 放電トランジスタのベースと電源電圧を受け取る端子と
   の間に結合された容量性要素とを具えることを％徴とす
   る回路。 ２　人力信号が予じめ規定された遷移電圧を通り、入力
   トランジスタ手段が第１のエミッタを介して導通状態に
   なる電圧から入力トランジスタ手段が第１のエミッタを
   介して実質的に不導通になるもう一つの電圧へ行く際特
   定の量以上変化する時放電トランジスタが一時的に導通
   し、制御電極からこの放電トランジスタを通る電流路が
   与えられるように構成したことを特徴とする特許請求の
   範囲第１項記載の回路。 ＆　電子要素が同じ極性のバイポーラスイッチングトラ
   ンジスタを具え、そのベースを制御電極としたことを特
   徴とする特＊Ｍ求の範囲第２項記載の回路。 ４　放電トランジスタのエミッタと入力トランジスタ手
   段の各ベースとを入力信号を受け取るための入力端子に
   結合し、これにより電流路がスイッチングトランジスタ
   のベースから入力端子へ延在するように構成したことを
   特徴とする特許請求の範囲第８項記載の回路。 翫　更にスイッチング　トランジスタのベースと放電ト
   ランジスタのコレクタとの間に順方向に整流器を結合し
   たことを特徴とする特許請求の範囲第８項記載の回路。 ＆　電子要素の制御電極で電流／電圧レベルを調整する
   ために入力信号に応答し、 入力信号に応答する少なく、とも１個のベースと、第１
   の結合点に結合された第１のエミッタと、第２のエミッ
   タとを有するバイポーラ入力トランジスタ手段と； 第１の結合点と制御電極に結合された第２の結合点の間
   に入れられ、第１のエミッタのベース−エミッタ接合と
   逆向きになっている整流器と； 第１の結合点と第１の電圧源との間に結合された電流源
   と； 第２の結合点と第２の電圧源との間に結合されたインピ
   ーダンス要素と； 第２のエミッタに結合されたベースと、入力信号に応答
   するエミッタと、第２の結合点に結合されたコレクタと
   を有する同じ極性のバイポーラ放電トランジスタと； 第１の電圧源と放電トランジスタのベースとの間に結合
   された容量性要素と を具えることを特徴とする回路。 フ、　電子要素が同じ極性のバイポーラスイッチングト
   ランジスタを具え、そのベースを制御電極としたことを
   特徴とする特許請求の範囲第６項記載の回路。 ＆　更に第１の電圧源とスイッチングトランジスタのエ
   ミッタとの間に電圧レベルシフタを結合させたことを特
   徴とする特許請求の範囲第７項記載の回路。 ９、　整流器がＰＭダイオードを具え；電圧レベルシフ
   タがスイッチングトランジスタのベース−エミッタ接合
   の順方向を向いたＰＮ　９合を具えることを特徴とする
   特許請求の範囲第８項記載の回路。 １α　電圧レベルシフタのＰＭ接合を同じ極性のバイポ
   ーラ　トランジスタのベース−エミッタ接合としたこと
   を特徴とする特許請求の範囲第９項記載の回路。 ＩＬ　インピーダンス要素が抵抗を具えることを特徴と
   する特許請求の範囲第８項記載の回に１９、容量性要素
   が逆バイアスされたダイオードを具えることを特徴とす
   る特許請求の範囲第８項記載の回路。