JPS6360623A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS6360623A JPS6360623A JP61204485A JP20448586A JPS6360623A JP S6360623 A JPS6360623 A JP S6360623A JP 61204485 A JP61204485 A JP 61204485A JP 20448586 A JP20448586 A JP 20448586A JP S6360623 A JPS6360623 A JP S6360623A
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- Japan
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- transistor
- voltage drop
- differential pair
- transistors
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野）
この発明はバイポーラ半導体集積回路においてエミッタ
カップルドロジック（ＥＣＬ）により溝底されたフリッ
プフロップ回路に関し、特にその動作速度の改善に関す
る。
カップルドロジック（ＥＣＬ）により溝底されたフリッ
プフロップ回路に関し、特にその動作速度の改善に関す
る。
第３図は、従来のＥＣＬＲ−８フリップフロップ回路を
示す回路図である。図においてＶ。ｏＧ、を電源電位、
ＧＮＤは接地電位であり、それぞれ高電位側および低電
位側となる。１はセット人力Ｓの入力用の第１のＥＣＬ
差動対、２はリセット入力Ｒの入力用の第２のＥＣＬ差
動対、３は正および反転出力Ｑ、Ｑの出力用の第３のＥ
Ｃｌ−差動対である。
示す回路図である。図においてＶ。ｏＧ、を電源電位、
ＧＮＤは接地電位であり、それぞれ高電位側および低電
位側となる。１はセット人力Ｓの入力用の第１のＥＣＬ
差動対、２はリセット入力Ｒの入力用の第２のＥＣＬ差
動対、３は正および反転出力Ｑ、Ｑの出力用の第３のＥ
Ｃｌ−差動対である。
セット入力用の第１のＥＣＬ差動対１は第１および第２
のトランジスタＱ 、Ｑ２から成り、その共通エミッタ
は定電流源４を介し低電位側ＧＮＤに接続され、各コレ
クタは高電位側Ｖ。０に接続される。セット人力Ｓは第
１のトランジスタＱ１のベースに与えられる。リセット
入力用の第２のＥＣＬ差動対２は第３および第４のトラ
ンジスタＱ３．Ｑ４から成り、その共通エミッタは定電
流源５を介して低電位側ＧＮＤに接続され、各コレクタ
は高電位側■。０に接続される。リセット入力Ｒは第３
のトランジスタＱ３のベースに与えられる。
のトランジスタＱ 、Ｑ２から成り、その共通エミッタ
は定電流源４を介し低電位側ＧＮＤに接続され、各コレ
クタは高電位側Ｖ。０に接続される。セット人力Ｓは第
１のトランジスタＱ１のベースに与えられる。リセット
入力用の第２のＥＣＬ差動対２は第３および第４のトラ
ンジスタＱ３．Ｑ４から成り、その共通エミッタは定電
流源５を介して低電位側ＧＮＤに接続され、各コレクタ
は高電位側■。０に接続される。リセット入力Ｒは第３
のトランジスタＱ３のベースに与えられる。
第３のＥＣＬ差動対３は第５および第６のトランジスタ
Ｑ、Ｑ６から成り、その共通エミッタは定電流源６を介
して低電位側ＧＮＤに接続される。第５のトランジスタ
Ｑ５のコレクタは抵抗７を介して高電位側■。０に接続
されるとともに、第４のトランジスタＱ４のベースに接
続される。第６のトランジスタＱ６のコレクタは抵抗８
を介して高電位側■。０に接続されるとともに、第２の
トランジスタＱ２のベースに接続される。第５および第
６のトランジスタＱ、Ｑ６のベースは、第１および第２
のＥＣＬ差動対１．２の共通エミッタと定電流源４．５
との間の接続点Ａ、Ｂにそれぞれ接続され、第１および
第２のＥＣＬ差動対１゜２の共通エミッタの電位すなわ
ち接続点Ａ、Ｂの電位に応じて、第５および第６のトラ
ンジスタＱ５、Ｑ６の導通／非導通が制御される。そし
て第５および第６のトランジスタＱ５．Ｑ６のうちの一
方の導通により、対応する抵抗７または８において電圧
降下が生じて当該一方のトランジスタのコレクタ電位が
下がり、他方の非導通のトランジスタのコレクタ電位は
高電位に維持され、これらの電位がそれぞれＬ”、“Ｈ
”の論理を表わす信号として出力されるように構成され
ている。図においては第５のトランジスタＱ５のコレク
タからＱ出力が導出され、第６のトランジスタＱ６のコ
レクタからＱ出力が導出される。
Ｑ、Ｑ６から成り、その共通エミッタは定電流源６を介
して低電位側ＧＮＤに接続される。第５のトランジスタ
Ｑ５のコレクタは抵抗７を介して高電位側■。０に接続
されるとともに、第４のトランジスタＱ４のベースに接
続される。第６のトランジスタＱ６のコレクタは抵抗８
を介して高電位側■。０に接続されるとともに、第２の
トランジスタＱ２のベースに接続される。第５および第
６のトランジスタＱ、Ｑ６のベースは、第１および第２
のＥＣＬ差動対１．２の共通エミッタと定電流源４．５
との間の接続点Ａ、Ｂにそれぞれ接続され、第１および
第２のＥＣＬ差動対１゜２の共通エミッタの電位すなわ
ち接続点Ａ、Ｂの電位に応じて、第５および第６のトラ
ンジスタＱ５、Ｑ６の導通／非導通が制御される。そし
て第５および第６のトランジスタＱ５．Ｑ６のうちの一
方の導通により、対応する抵抗７または８において電圧
降下が生じて当該一方のトランジスタのコレクタ電位が
下がり、他方の非導通のトランジスタのコレクタ電位は
高電位に維持され、これらの電位がそれぞれＬ”、“Ｈ
”の論理を表わす信号として出力されるように構成され
ている。図においては第５のトランジスタＱ５のコレク
タからＱ出力が導出され、第６のトランジスタＱ６のコ
レクタからＱ出力が導出される。
次に第４図の波形図を参照して、第３図の回路の動作に
ついて説明する。いま第４図の時刻Ｔ１以前において、
第３図のＲ−８フリップフロップ回路は、Ｑ出力が“Ｌ
″、Ｑ出力が“１」”の状態にあるものとする。このと
き第２および第５のトランジスタＱ、Ｑ５は非導通状態
、第４および第６のトランジスタＱ４．Ｑ６は導通状態
にある。
ついて説明する。いま第４図の時刻Ｔ１以前において、
第３図のＲ−８フリップフロップ回路は、Ｑ出力が“Ｌ
″、Ｑ出力が“１」”の状態にあるものとする。このと
き第２および第５のトランジスタＱ、Ｑ５は非導通状態
、第４および第６のトランジスタＱ４．Ｑ６は導通状態
にある。
このため抵抗７には電流が流れて■１の電圧降下が生じ
、抵抗８には電流が流れず電圧降下は生じでいない。ま
たこの時点ではセット人力Ｓおよびリセット人力Ｒがと
もに与えられていないとすると、第１および第３のトラ
ンジスタＱ、Ｑ３は非導通状態にある。したがって時刻
Ｔ１以前では、第４図（ｂ）に示すように、接続点Ａの
電位は高電位■ よりも第２のトランジスタＱ２のベー
ス・Ｃ エミッタ間電圧降下■ＢＥおよび抵抗７による電圧降下
■１だけ低く、接続点Ｂの電位は高電位■。Ｃよりも第
４のトランジスタＱ４のコレクタ・エミッタ間電圧降下
■。Ｅだけ低い。
、抵抗８には電流が流れず電圧降下は生じでいない。ま
たこの時点ではセット人力Ｓおよびリセット人力Ｒがと
もに与えられていないとすると、第１および第３のトラ
ンジスタＱ、Ｑ３は非導通状態にある。したがって時刻
Ｔ１以前では、第４図（ｂ）に示すように、接続点Ａの
電位は高電位■ よりも第２のトランジスタＱ２のベー
ス・Ｃ エミッタ間電圧降下■ＢＥおよび抵抗７による電圧降下
■１だけ低く、接続点Ｂの電位は高電位■。Ｃよりも第
４のトランジスタＱ４のコレクタ・エミッタ間電圧降下
■。Ｅだけ低い。
時刻Ｔ１において、第４図（ａ）に示すように、セット
人力Ｓに“Ｈ”の信号が加えられるとする。
人力Ｓに“Ｈ”の信号が加えられるとする。
このＨ″の信号は第３図のＲ−Ｓフリップ７０ツブ回路
の前段のＥＣＬ回路から与えられるが、ＥＣＬ論理回路
では普通図示のように゛トビ′の信号の立上りが遅れる
。このため、第１のトランジスタＱ１が完全に導通する
のに時間がかかり、接読点Ａの電位は第４図（ｂ）に示
すようにセット人力Ｓの立上りに応じて徐々に上界して
いく。そして接続点Ａの電位と接続点Ｂの電位が等しく
なった時刻Ｔ において、第５のトランジスタＱ５は導
通し、第６のトランジスタＱ６は非導通となる。
の前段のＥＣＬ回路から与えられるが、ＥＣＬ論理回路
では普通図示のように゛トビ′の信号の立上りが遅れる
。このため、第１のトランジスタＱ１が完全に導通する
のに時間がかかり、接読点Ａの電位は第４図（ｂ）に示
すようにセット人力Ｓの立上りに応じて徐々に上界して
いく。そして接続点Ａの電位と接続点Ｂの電位が等しく
なった時刻Ｔ において、第５のトランジスタＱ５は導
通し、第６のトランジスタＱ６は非導通となる。
第５のトランジスタＱ５の導通により抵抗８に電流が流
れて電圧降下Ｖ２が生じ、第５のトランジスタＱ５のコ
レクタ電位が低下して第４のトランジスタＱ４が非導通
になるとともに、Ｑ出力が“ＨＩＩから４１１１１に変
化する。このとき接続点Ｂの電位は、第４のトランジス
タＱ４のベース電荷が第５のトランジスタＱ５および定
電流源６を通じて抜け、かつ第６のトランジスタＱ６の
ベース電荷が定電流源５を通じて抜けるので、第４図（
ｂ）に示ずように比較的はやく立下る。立下り後の電位
は、高電位■。。よりも第４のトランジスタＱ４のベー
ス・エミッタ間電圧降下Ｖ８−よび抵抗８による電圧降
下ｖ２だけ低い値である。一方、第６のトランジスタＱ
６の非導通により抵抗７による電圧降下ｖ１が生じなく
なり、第６のトランジスタＱ６のコレクタ電位が上昇し
てＱ出力は１１ Ｌ １１からＨ″に変化する。このと
き第６のトランジスタＱ６の完全な遮断に時間遅れが生
じるので、Ｑ出力は第４図（Ｃ）に示すような緩やかな
立上りを示す。そして時刻Ｔ３においてセット人力Ｓが
“Ｈ”からＬ”に立下るが、第２のトランジスタＱ２の
導通により接続点Ａの電位は維持され、出力用の第３の
ＥＣＬ差動対において第５のトランジスタＱ５は導通、
第６のトランジスタＱ６は非導通のままである。この伏
皿がリセット人力Ｒに’Ｉｔ”の信号が加えられるまで
続く。
れて電圧降下Ｖ２が生じ、第５のトランジスタＱ５のコ
レクタ電位が低下して第４のトランジスタＱ４が非導通
になるとともに、Ｑ出力が“ＨＩＩから４１１１１に変
化する。このとき接続点Ｂの電位は、第４のトランジス
タＱ４のベース電荷が第５のトランジスタＱ５および定
電流源６を通じて抜け、かつ第６のトランジスタＱ６の
ベース電荷が定電流源５を通じて抜けるので、第４図（
ｂ）に示ずように比較的はやく立下る。立下り後の電位
は、高電位■。。よりも第４のトランジスタＱ４のベー
ス・エミッタ間電圧降下Ｖ８−よび抵抗８による電圧降
下ｖ２だけ低い値である。一方、第６のトランジスタＱ
６の非導通により抵抗７による電圧降下ｖ１が生じなく
なり、第６のトランジスタＱ６のコレクタ電位が上昇し
てＱ出力は１１ Ｌ １１からＨ″に変化する。このと
き第６のトランジスタＱ６の完全な遮断に時間遅れが生
じるので、Ｑ出力は第４図（Ｃ）に示すような緩やかな
立上りを示す。そして時刻Ｔ３においてセット人力Ｓが
“Ｈ”からＬ”に立下るが、第２のトランジスタＱ２の
導通により接続点Ａの電位は維持され、出力用の第３の
ＥＣＬ差動対において第５のトランジスタＱ５は導通、
第６のトランジスタＱ６は非導通のままである。この伏
皿がリセット人力Ｒに’Ｉｔ”の信号が加えられるまで
続く。
従来のＥＣＬＲ−８フリップフロップ回路は以上のよう
に構成されているので、セット人力Ｓの立上りに時間遅
れがある場合には、セット人力Ｓが入った時間よりらＴ
、だけ遅れて゛′ト１′″のＱ出力が出力される。この
ことはリセット人力Ｒの立上りに時間遅れがある場合の
Ｈ”のＱ出力についても同様である。そしてＥＣＬ論理
回路では通常“Ｆ（ＴＩ信号の立上りが遅れるので、セ
ット入力Ｓおよびリセット人力ＲをＥＣＬ論理回路から
′４ｑる場合には、入出力間における上記遅延Ｔｄは通
常的に生じることになる。このめＥＣＬＲ−Ｓノリツブ
フロップ回路の動作の高速性が阻害されるという問題が
あった。このことは類似の構成を有する他のＥＣＬフリ
ップフロップ回路においても同様である。
に構成されているので、セット人力Ｓの立上りに時間遅
れがある場合には、セット人力Ｓが入った時間よりらＴ
、だけ遅れて゛′ト１′″のＱ出力が出力される。この
ことはリセット人力Ｒの立上りに時間遅れがある場合の
Ｈ”のＱ出力についても同様である。そしてＥＣＬ論理
回路では通常“Ｆ（ＴＩ信号の立上りが遅れるので、セ
ット入力Ｓおよびリセット人力ＲをＥＣＬ論理回路から
′４ｑる場合には、入出力間における上記遅延Ｔｄは通
常的に生じることになる。このめＥＣＬＲ−Ｓノリツブ
フロップ回路の動作の高速性が阻害されるという問題が
あった。このことは類似の構成を有する他のＥＣＬフリ
ップフロップ回路においても同様である。
この発明は、このような問題点を解消するためになされ
たもので、入力信号の立上りに時間遅れがある場合にも
入出力間の遅延時間が比較的短く、高速動作を可能とし
たフリップフロップ回路を得ることを目的とする。
たもので、入力信号の立上りに時間遅れがある場合にも
入出力間の遅延時間が比較的短く、高速動作を可能とし
たフリップフロップ回路を得ることを目的とする。
（問題点を解決するための手段）
この発明にかかるフリップフロップ回路は、入力用の第
１および第２のＥＣＬ差動対と、出力用の第３のＥＣＬ
差動対と、この第３のＥＣＬ差動対の切り替りタイミン
グを早めるための電圧降下用抵抗とを備える。前記第１
のＥＣＬ差動対は、共通エミッタが低電位側に接続され
、各コレクタが高電位側に接続された第１および第２の
トランジスタから成り、前記第１のトランジスタのベー
スには第１の入力が与えられる。前記第２のＥＣＬ差動
対は、共通エミッタが低電位側に接続され、各コレクタ
が高電位側に接続された第３および第４のトランジスタ
から成り、前記第３のトランジスタのベースには第２の
入力が与えられる。前記第３のＥＣＬ差動対は、共通エ
ミッタが低電位側に接続され、各コレクタがそれぞれ抵
抗を介して高電位側に接続された第５および第６のトラ
ンジスタから成り、前記第１および第２のＥＣＬ差動対
の共通エミッタの電位に応じてそれぞれ前記第５および
第６のトランジスタの導通／非導通が制御されて前記抵
抗による電圧降下を選択的に生じさせ、前記第５および
第６のトランジスタのコレクタからはそれぞれ正および
反転出力が、前記導通／非導通による前記電圧降下の有
／無に応じた論理値として導出される。前記第５および
第６のトランジスタのコレクタの電位はそれぞれ、前記
第２および第１のＥＣＬ差動対の基準電位として前記第
４および第２のトランジスタのベースに与えられる。前
記電圧降下用抵抗は、前記第２および第４のトランジス
タの少なくと５一方のエミッタに挿入される。
１および第２のＥＣＬ差動対と、出力用の第３のＥＣＬ
差動対と、この第３のＥＣＬ差動対の切り替りタイミン
グを早めるための電圧降下用抵抗とを備える。前記第１
のＥＣＬ差動対は、共通エミッタが低電位側に接続され
、各コレクタが高電位側に接続された第１および第２の
トランジスタから成り、前記第１のトランジスタのベー
スには第１の入力が与えられる。前記第２のＥＣＬ差動
対は、共通エミッタが低電位側に接続され、各コレクタ
が高電位側に接続された第３および第４のトランジスタ
から成り、前記第３のトランジスタのベースには第２の
入力が与えられる。前記第３のＥＣＬ差動対は、共通エ
ミッタが低電位側に接続され、各コレクタがそれぞれ抵
抗を介して高電位側に接続された第５および第６のトラ
ンジスタから成り、前記第１および第２のＥＣＬ差動対
の共通エミッタの電位に応じてそれぞれ前記第５および
第６のトランジスタの導通／非導通が制御されて前記抵
抗による電圧降下を選択的に生じさせ、前記第５および
第６のトランジスタのコレクタからはそれぞれ正および
反転出力が、前記導通／非導通による前記電圧降下の有
／無に応じた論理値として導出される。前記第５および
第６のトランジスタのコレクタの電位はそれぞれ、前記
第２および第１のＥＣＬ差動対の基準電位として前記第
４および第２のトランジスタのベースに与えられる。前
記電圧降下用抵抗は、前記第２および第４のトランジス
タの少なくと５一方のエミッタに挿入される。
（作用）
この発明においては、電圧降下用抵抗が第２および第４
のトランジスタの少なくとも一方のトランジスタの一方
電極に挿入されているので、当該トランジスタの導通時
に電圧降下が生じて対応のＥＣＬ差肋対の共通エミッタ
の電位が低下し、これにより出力用の第３のＥＣＬ差動
対の閾値レベルが低下して、第５および第６のトランジ
スタの導通／非導通の切り替りタイミングが早まり、入
出力間における遅延時間が短縮される。
のトランジスタの少なくとも一方のトランジスタの一方
電極に挿入されているので、当該トランジスタの導通時
に電圧降下が生じて対応のＥＣＬ差肋対の共通エミッタ
の電位が低下し、これにより出力用の第３のＥＣＬ差動
対の閾値レベルが低下して、第５および第６のトランジ
スタの導通／非導通の切り替りタイミングが早まり、入
出力間における遅延時間が短縮される。
第１図は、この発明をＥＣＬＲ−Ｓフリップフロップ回
路に適用した一実施例を示す回路図である。この回路は
第３図の従来のＥＣＬＲ−Ｓフリップフロップ回路と同
様、高電位側Ｖ。０と低電位側ＧＮＤとの間にそれぞれ
接続されたセット入力用の第１のＥＣＬ差動対１、リセ
ット入力用の第２のＥＣＬ差動対２および、Ｑ、Ｑ出力
用の第３のＥＣＬ差動対３を含んで構成されており、各
ＥＣＬ差動対１〜３における第１〜第６のトランジスタ
Ｑ −Ｑ６や抵抗７，８および定電流源４〜６の接続関
係も第３図の従来回路と同様である。
路に適用した一実施例を示す回路図である。この回路は
第３図の従来のＥＣＬＲ−Ｓフリップフロップ回路と同
様、高電位側Ｖ。０と低電位側ＧＮＤとの間にそれぞれ
接続されたセット入力用の第１のＥＣＬ差動対１、リセ
ット入力用の第２のＥＣＬ差動対２および、Ｑ、Ｑ出力
用の第３のＥＣＬ差動対３を含んで構成されており、各
ＥＣＬ差動対１〜３における第１〜第６のトランジスタ
Ｑ −Ｑ６や抵抗７，８および定電流源４〜６の接続関
係も第３図の従来回路と同様である。
一方、第３図の従来回路と異なり、セット入力用の第１
のＥＣＬ差動対１を構成する第２のトランジスタＱ２の
エミッタに抵抗９が挿入され、リセット入力用の第２の
ＥＣＬ差動対２を構成する第４のトランジスタＱ４のエ
ミッタに抵抗１０が挿入される。これらの抵抗９．１０
は、対応のトランジスタＱ またはＱ４の導通時に電圧
降下を生じさせて、接続点Ａまたは接続点Ｂの電位を低
下ざ仕、出力用の第３のＥＣＬ差動対３の閾値レベルを
低下させる役割を果たす。
のＥＣＬ差動対１を構成する第２のトランジスタＱ２の
エミッタに抵抗９が挿入され、リセット入力用の第２の
ＥＣＬ差動対２を構成する第４のトランジスタＱ４のエ
ミッタに抵抗１０が挿入される。これらの抵抗９．１０
は、対応のトランジスタＱ またはＱ４の導通時に電圧
降下を生じさせて、接続点Ａまたは接続点Ｂの電位を低
下ざ仕、出力用の第３のＥＣＬ差動対３の閾値レベルを
低下させる役割を果たす。
次に第２図の波形図を参照して、第１図の回路の動作に
ついて説明する。いま第２図の時刻Ｔ１以前において、
第１図のＲ−Ｓフリップフロップ回路は、Ｑ出力が“Ｌ
”、Ｑ出力が“Ｈ″の状態にあるものとする。このとき
第２および第５のトランジスタＱ２．Ｑ５は非導通状態
、第４および第６のトランジスタＱ４．Ｑ６は導通状態
にある。
ついて説明する。いま第２図の時刻Ｔ１以前において、
第１図のＲ−Ｓフリップフロップ回路は、Ｑ出力が“Ｌ
”、Ｑ出力が“Ｈ″の状態にあるものとする。このとき
第２および第５のトランジスタＱ２．Ｑ５は非導通状態
、第４および第６のトランジスタＱ４．Ｑ６は導通状態
にある。
このため抵抗７は電流が流れて■１の電圧降下が生じ、
抵抗８には電流が流れず電圧降下は生じていない。また
抵抗１０には電流が流れて■３の電圧降下が生じ、抵抗
９には電流が流れず電圧降下は生じていない。一方この
時点では、セット入力Ｓおよびリセット入力Ｒがともに
与えられていないとすると、第１および第３のトランジ
スタＱ１゜Ｑ は非導通状態にある。したがって時刻Ｔ
１以前では、第２図（ｂ）に示すように、接続点Ａの電
位は高電位Ｖ。。よりも第２のトランジスタＱ２のベー
ス・エミッタ間電圧降下■ＢＥおよび抵抗７による電圧
降下■１だけ低く、接続点Ｂの電位は高電位■。。より
も第４のトランジスタＱ４のコレクタ・エツタ間電圧降
下■。、および抵抗１０による電圧降下Ｖ３だけ低い。
抵抗８には電流が流れず電圧降下は生じていない。また
抵抗１０には電流が流れて■３の電圧降下が生じ、抵抗
９には電流が流れず電圧降下は生じていない。一方この
時点では、セット入力Ｓおよびリセット入力Ｒがともに
与えられていないとすると、第１および第３のトランジ
スタＱ１゜Ｑ は非導通状態にある。したがって時刻Ｔ
１以前では、第２図（ｂ）に示すように、接続点Ａの電
位は高電位Ｖ。。よりも第２のトランジスタＱ２のベー
ス・エミッタ間電圧降下■ＢＥおよび抵抗７による電圧
降下■１だけ低く、接続点Ｂの電位は高電位■。。より
も第４のトランジスタＱ４のコレクタ・エツタ間電圧降
下■。、および抵抗１０による電圧降下Ｖ３だけ低い。
時刻Ｔ１において、第２図（ａ）に承りように、セット
人力Ｓに“Ｈ″の信号が加えられるとする。
人力Ｓに“Ｈ″の信号が加えられるとする。
この′Ｈ″の信号の立上りは、前述したように時間理れ
を生じて緩やかなものとなっている。このためトランジ
スタＱ１が完全に導通するのに時間がかかり、接続点Ａ
の電位は第２図（ｂ）に示すようにセット人力Ｓの立上
りに応じて徐々に上昇していく。そして接続点Ａの電位
と接続点Ｂの電位が等しくなった時刻Ｔ２において、第
５のトランジスタＱ は導通し、第６のトランジスタＱ
６は非導通となる。いま接続点Ｂの電位は −ＶＣＣ−ＶＣ［−Ｖ３ −（１）で
あり、第３図の従来回路の場合の Ｖ Ｃｏ−Ｖ ｏ、 ・（２
）と比較して、抵抗１０による電圧降下■３の分だけ低
くなっているので、接続点Ａの電位が接続点Ｂの電位に
達するタイミングがその分だけ早められる。すなわち出
力用の第３のＥＣＬ差動対３のｇ！４ｍレベルがＶ３だ
け低下して、第５および第６のトランジスタＱ、Ｑ６の
導通／非導通の切り替りタイミングが早まる。
を生じて緩やかなものとなっている。このためトランジ
スタＱ１が完全に導通するのに時間がかかり、接続点Ａ
の電位は第２図（ｂ）に示すようにセット人力Ｓの立上
りに応じて徐々に上昇していく。そして接続点Ａの電位
と接続点Ｂの電位が等しくなった時刻Ｔ２において、第
５のトランジスタＱ は導通し、第６のトランジスタＱ
６は非導通となる。いま接続点Ｂの電位は −ＶＣＣ−ＶＣ［−Ｖ３ −（１）で
あり、第３図の従来回路の場合の Ｖ Ｃｏ−Ｖ ｏ、 ・（２
）と比較して、抵抗１０による電圧降下■３の分だけ低
くなっているので、接続点Ａの電位が接続点Ｂの電位に
達するタイミングがその分だけ早められる。すなわち出
力用の第３のＥＣＬ差動対３のｇ！４ｍレベルがＶ３だ
け低下して、第５および第６のトランジスタＱ、Ｑ６の
導通／非導通の切り替りタイミングが早まる。
第５のトランジスタＱ５の導通により抵抗８に電流が流
れて電圧降下■２が生じ、第５のトランジスタＱ５のコ
レクタ電位が低下して第４のトランジスタＱ４が非導通
になるとともに、Ｑ出力がＨ１１から“Ｌ″に変化する
。このとき接続点Ｂの電位は、第４のトランジスタＱ４
のベース電荷が第５のトランジスタＱ５および定電流源
６を通じて抜け、かつ第６のトランジスタＱ６のベース
電荷が定電流源５を通じて抜けるので、第２図（ｂ）に
示すように比較的はやく立下る。立下り後の電位は、高
電位■。０よりも第４のトランジスタＱ４のベース・エ
ミッタ間電圧降下ＶＢＥおよび抵抗８による電圧降下Ｖ
２だけ低い値である。一方、第６のトランジスタＱ６の
非導通により抵抗７による電圧降下■１が生じなくなり
、第６のトランジスタＱ６のコレクタ電位が上昇してＱ
出力はＬ”からＨ”に変化する。このとき第６のトラン
ジスタＱ６の完全な遮断に時間遅れが生じるので、Ｑ出
力は第２図（Ｃ）に示すような顛やかな立上りを示す。
れて電圧降下■２が生じ、第５のトランジスタＱ５のコ
レクタ電位が低下して第４のトランジスタＱ４が非導通
になるとともに、Ｑ出力がＨ１１から“Ｌ″に変化する
。このとき接続点Ｂの電位は、第４のトランジスタＱ４
のベース電荷が第５のトランジスタＱ５および定電流源
６を通じて抜け、かつ第６のトランジスタＱ６のベース
電荷が定電流源５を通じて抜けるので、第２図（ｂ）に
示すように比較的はやく立下る。立下り後の電位は、高
電位■。０よりも第４のトランジスタＱ４のベース・エ
ミッタ間電圧降下ＶＢＥおよび抵抗８による電圧降下Ｖ
２だけ低い値である。一方、第６のトランジスタＱ６の
非導通により抵抗７による電圧降下■１が生じなくなり
、第６のトランジスタＱ６のコレクタ電位が上昇してＱ
出力はＬ”からＨ”に変化する。このとき第６のトラン
ジスタＱ６の完全な遮断に時間遅れが生じるので、Ｑ出
力は第２図（Ｃ）に示すような顛やかな立上りを示す。
一方、時刻Ｔ２以後においても、入力用の第１のＥＣＬ
差動対１ではトランジスタＱ１のベース電圧がトランジ
スタＱ２のベース電圧よりも高く、トランジスタＱ１の
優位の状態が続くので、接続点への電位は時刻Ｔ１以前
と同様にセット人力Ｓの立上りにしたがって徐々に上昇
していく。そして第１のトランジスタＱ１が完全に導通
した状態で、接続点Ａの電位は、高電位Ｖ。０よりも第
１のトランジスタＱ１のコレクタ・エミッタ間電圧降下
■ｃ［だけ近い値となる。
差動対１ではトランジスタＱ１のベース電圧がトランジ
スタＱ２のベース電圧よりも高く、トランジスタＱ１の
優位の状態が続くので、接続点への電位は時刻Ｔ１以前
と同様にセット人力Ｓの立上りにしたがって徐々に上昇
していく。そして第１のトランジスタＱ１が完全に導通
した状態で、接続点Ａの電位は、高電位Ｖ。０よりも第
１のトランジスタＱ１のコレクタ・エミッタ間電圧降下
■ｃ［だけ近い値となる。
その後しばらくして、時刻Ｔ３においてセット人力Ｓが
１１ Ｈ１１からＩＩ Ｌ １１に立下るが、このとき
第１のトランジスタＱ１が非導通になるとともに第２の
トランジスタＱ２が導通して、抵抗９による電圧降下■
４が生じる。したがって、接続点への電位は、高電位■
。。よりも第２のトランジスタＱ２のコレクタ・エミッ
タ間電圧降下ＶＣＥおよび抵抗９による電圧降下ｖ４だ
け低い値すなわちＶＣＣ’ＣＥ ’４
’・・（３）となるが、接続点Ｂの電位は ＶＣＣＶＢＥ Ｖ２ ”・（４
）であり、Ｖ ＢＦ ＋ Ｖ ２ ＞ Ｖ ｃｔ ＋
Ｖ ４である限り出力用の第３のＥＣＬ差動対３の状態
は従前のまま維持される。すなわち第５のトランジスタ
Ｑ５は導通、第６のトランジスタＱ６は非導通のままで
ある。この状態がリセット人力Ｒに’ Ｈ”の信号が加
えられるまで続き、このとき（３）式に示すように接続
点Ａの電位は従来よりち■４だけ低い値となっているの
で、リセット人力Ｒの“Ｈ”の立上りに時間遅れがある
場合にも上述と同様に第３のＥＣＬ差動対３の切り替り
が速やかに行なわれ、入出力間における遅延時間が短縮
される。
１１ Ｈ１１からＩＩ Ｌ １１に立下るが、このとき
第１のトランジスタＱ１が非導通になるとともに第２の
トランジスタＱ２が導通して、抵抗９による電圧降下■
４が生じる。したがって、接続点への電位は、高電位■
。。よりも第２のトランジスタＱ２のコレクタ・エミッ
タ間電圧降下ＶＣＥおよび抵抗９による電圧降下ｖ４だ
け低い値すなわちＶＣＣ’ＣＥ ’４
’・・（３）となるが、接続点Ｂの電位は ＶＣＣＶＢＥ Ｖ２ ”・（４
）であり、Ｖ ＢＦ ＋ Ｖ ２ ＞ Ｖ ｃｔ ＋
Ｖ ４である限り出力用の第３のＥＣＬ差動対３の状態
は従前のまま維持される。すなわち第５のトランジスタ
Ｑ５は導通、第６のトランジスタＱ６は非導通のままで
ある。この状態がリセット人力Ｒに’ Ｈ”の信号が加
えられるまで続き、このとき（３）式に示すように接続
点Ａの電位は従来よりち■４だけ低い値となっているの
で、リセット人力Ｒの“Ｈ”の立上りに時間遅れがある
場合にも上述と同様に第３のＥＣＬ差動対３の切り替り
が速やかに行なわれ、入出力間における遅延時間が短縮
される。
なお、上記実施例においては、セット入力用の第１のＥ
ＣＬ差動対１の基準側トランジスタＱ２とリセット入力
用の第２のＥＣＬ差動対２の基準側トランジスタＱ４の
両方のエミッタに電圧降下用抵抗を挿入したが、いずれ
か一方とすることもでき、またエミッタではなくコレク
タに挿入することもできる。またＥＣＬＲ−８ノリツブ
フロップ回路について説明したが、この発明は類似の構
成を有するそれ以外のＥＣＬによるフリップフロップ回
路すべてに応用できる。
ＣＬ差動対１の基準側トランジスタＱ２とリセット入力
用の第２のＥＣＬ差動対２の基準側トランジスタＱ４の
両方のエミッタに電圧降下用抵抗を挿入したが、いずれ
か一方とすることもでき、またエミッタではなくコレク
タに挿入することもできる。またＥＣＬＲ−８ノリツブ
フロップ回路について説明したが、この発明は類似の構
成を有するそれ以外のＥＣＬによるフリップフロップ回
路すべてに応用できる。
以上説明したようにこの発明によれば、入力用の第１お
よび第２のＥＣＬ差動対の基準側トランジスタの少なく
とも一方に電圧降下用抵抗を挿入して、出力用のＥＣＬ
差仙対の閾値レベルを下げるようにしたので、入力信号
の立上りに時間遅れがある場合にも入出力間の遅延時間
が比較的短く、高速動作の可能なフリップフロップ回路
を実現することができる。
よび第２のＥＣＬ差動対の基準側トランジスタの少なく
とも一方に電圧降下用抵抗を挿入して、出力用のＥＣＬ
差仙対の閾値レベルを下げるようにしたので、入力信号
の立上りに時間遅れがある場合にも入出力間の遅延時間
が比較的短く、高速動作の可能なフリップフロップ回路
を実現することができる。
第１図はこの発明の一実施例を示す回路図、第２図はそ
の波形図、第３図は従来のＥＣＬＲ−８フリップフロッ
プ回路を示す回路図、第４図はその波形図である。 図において、１および２は入力用ＥＣｌ−差動対、３は
出力用ＥＣＬ差動対、９および１０は電圧降下用抵抗、
Ｑ −０６はトランジスタである。 なお、各図中同一符号は同一または相当部分を示ず。 代理人 大 岩 増 雄 第３図 ］ 第４図 手続補正書（自発） 昭和 ６４２月 ６日 ２、発明の名称 フリップノロツブ回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書の第５頁第１３行ないし第１５行の［
このとき第２および第５のトランジスタＱ２゜Ｑ５は非
導通状態、第４および第６のトランジスタＱ、Ｑ６は」
を、「このとき第５のトランジスタＱ５−は非導通状態
、第６のトランジスタＱ６は」に訂正する。 （２） 明細書の第６頁第６行ないし第７行の［Ｑ４
のコレクタ・エミッタ間電圧降下■ｃＥ」を、「Ｑ４の
ベース・エミッタ間電圧降下■ＢＥ」に訂正する。 （３） 明細書の第７頁第２行ないし第３行の「第４
のトランジスタＱ４が非導通になるとともに」を削除す
る。 （４） 明細書の第７頁第４行ないし第８行の「この
とき接続点Ｂの電位は、第４のトランジスタＱ４のベー
ス電荷が・・・定電流源５を通じて抜けるので、」を、
「このとき接続点Ｂの電位は第５のトランジスタＱ５が
導通と同時に、」に訂正する。 （５） 明細書の第７頁第１７行ないし第１８行の「
完全な遮断に時間遅れが生じるので」を、「コレクタ容
ｌと抵抗７によって」に訂正する。 （６） 明細書の第８頁第１行の「の導通」を削除す
る。 （７） 明細書の第１２頁第５行ないし第６行の「対
応のトランジスタＱ２またはＱ４の導通時に」を削除す
る。 （８） 明細書の第１２頁第１４行ないし第１６行の
［このとき第２および第５のトランジスタＱ２、Ｑ５は
非導通状態、第４および第６のトランジスタＱ、Ｑ６は
導通状態にある。」を、［このとき第５のトランジスタ
Ｑ５は非導通状態、第６のトランジスタＱ６は導通状態
にある。」に訂正する。 （９） 明細書の第１２頁第１９行ないし第１３頁第
１行の「また抵抗１０には・・・が流れず電圧降下は生
じていない。」を削除する。 （１０）明ｍ書の第１３頁第２行ないし第４行の［がと
もに与えられていない・・・は非導通状態にある。した
がって」を、［にそれぞれ前段のＥＣＬ回路よりＶｌ、
ｖ２が入力されているとすると、」に訂正する。 （１１）明細書の第１３頁第９行ないし第１０行の「コ
レクタ・エツタ間電圧降下■。Ｅ」を、「ベース・エミ
ッタ間電圧降下■８Ｅ」に訂正する。 （１２）明細書の第１４頁第３行のｒ ＶＣＣＶ ＣＥ
−Ｖ Ｊを、ｒＶｏｏ−Ｖ８．−Ｖ３Ｊに訂正する。 （１３）明細書の第１４頁第５行のｒ Ｖ ｏｏ−Ｖ
ｏ、Ｊを、［ＶＣＣＶＢＥＪに訂正する。 （１４）明細書の第１４頁第１５行ないし第１６行の［
第４のトランジスタＱ４が非導通になるとともに」を削
除する。 （１５）明細書の第１４頁第１８行ないし第１５頁第１
行の「第４のトランジスタＱ４の・・・Ｑ６のベース電
荷が定電流源５を通じて抜けるので、」を、［第５のト
ランジスタＱ５が導通すると同時に、」に訂正する。 （１６）明細書の第１５頁第３行ないし第５行の「高電
位Ｖ。。よりも・・・８による電圧降下Ｖ２」を、「リ
セット人力Ｒの電位■２よりも第３のトランジスタＱ３
のベース・エミッタ間電圧降下Ｖ、Ｅ」に訂正する。 （１７）明細書の第１５頁第１０行ないし第１１行の「
完全な遮断に時間遅れが生じるので」を、「コレクタ容
量と抵抗７によって」に訂正する。 （１８）明細書の第１５頁第１８行ないし第２０行の「
そして第１のトランジスタＱ１が完全に導通した状態で
、」を削除する。 （１９）明細書の第１６頁第１行ないし第２行の「コレ
クタ・エミッタ間電圧降下ＶＣＥだけ近い値」を、「ベ
ース・エミッタ間電圧降下ＶＢＥだけ低い値」に訂正す
る。 （２０）明細書の第１６頁第３行の「その後しばらくし
て、」を削除する。 （２１）明細書の第１６頁第９行の「コレクタ・エミッ
タ間電圧降下Ｖ。Ｅ」を、「ベース・エミッタ間電圧降
下■８Ｅ」に訂正する。 （２２）明細書の第１６頁第１１行の ｒＶｏｏ−Ｖｏ、−Ｖ４Ｊを、［ＶＣＣ’ＢＥ ’４
Ｊに訂正する。 （２３）明細書の第１７頁第１０行ないし第１１行の「
でき、またエミッタではなくコレクタに挿入することも
できる。」を、「できる。」に訂正する。 （２４）図面の第２図および第４図を別紙のとおり訂正
する。 以上 第２図
の波形図、第３図は従来のＥＣＬＲ−８フリップフロッ
プ回路を示す回路図、第４図はその波形図である。 図において、１および２は入力用ＥＣｌ−差動対、３は
出力用ＥＣＬ差動対、９および１０は電圧降下用抵抗、
Ｑ −０６はトランジスタである。 なお、各図中同一符号は同一または相当部分を示ず。 代理人 大 岩 増 雄 第３図 ］ 第４図 手続補正書（自発） 昭和 ６４２月 ６日 ２、発明の名称 フリップノロツブ回路 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１） 明細書の第５頁第１３行ないし第１５行の［
このとき第２および第５のトランジスタＱ２゜Ｑ５は非
導通状態、第４および第６のトランジスタＱ、Ｑ６は」
を、「このとき第５のトランジスタＱ５−は非導通状態
、第６のトランジスタＱ６は」に訂正する。 （２） 明細書の第６頁第６行ないし第７行の［Ｑ４
のコレクタ・エミッタ間電圧降下■ｃＥ」を、「Ｑ４の
ベース・エミッタ間電圧降下■ＢＥ」に訂正する。 （３） 明細書の第７頁第２行ないし第３行の「第４
のトランジスタＱ４が非導通になるとともに」を削除す
る。 （４） 明細書の第７頁第４行ないし第８行の「この
とき接続点Ｂの電位は、第４のトランジスタＱ４のベー
ス電荷が・・・定電流源５を通じて抜けるので、」を、
「このとき接続点Ｂの電位は第５のトランジスタＱ５が
導通と同時に、」に訂正する。 （５） 明細書の第７頁第１７行ないし第１８行の「
完全な遮断に時間遅れが生じるので」を、「コレクタ容
ｌと抵抗７によって」に訂正する。 （６） 明細書の第８頁第１行の「の導通」を削除す
る。 （７） 明細書の第１２頁第５行ないし第６行の「対
応のトランジスタＱ２またはＱ４の導通時に」を削除す
る。 （８） 明細書の第１２頁第１４行ないし第１６行の
［このとき第２および第５のトランジスタＱ２、Ｑ５は
非導通状態、第４および第６のトランジスタＱ、Ｑ６は
導通状態にある。」を、［このとき第５のトランジスタ
Ｑ５は非導通状態、第６のトランジスタＱ６は導通状態
にある。」に訂正する。 （９） 明細書の第１２頁第１９行ないし第１３頁第
１行の「また抵抗１０には・・・が流れず電圧降下は生
じていない。」を削除する。 （１０）明ｍ書の第１３頁第２行ないし第４行の［がと
もに与えられていない・・・は非導通状態にある。した
がって」を、［にそれぞれ前段のＥＣＬ回路よりＶｌ、
ｖ２が入力されているとすると、」に訂正する。 （１１）明細書の第１３頁第９行ないし第１０行の「コ
レクタ・エツタ間電圧降下■。Ｅ」を、「ベース・エミ
ッタ間電圧降下■８Ｅ」に訂正する。 （１２）明細書の第１４頁第３行のｒ ＶＣＣＶ ＣＥ
−Ｖ Ｊを、ｒＶｏｏ−Ｖ８．−Ｖ３Ｊに訂正する。 （１３）明細書の第１４頁第５行のｒ Ｖ ｏｏ−Ｖ
ｏ、Ｊを、［ＶＣＣＶＢＥＪに訂正する。 （１４）明細書の第１４頁第１５行ないし第１６行の［
第４のトランジスタＱ４が非導通になるとともに」を削
除する。 （１５）明細書の第１４頁第１８行ないし第１５頁第１
行の「第４のトランジスタＱ４の・・・Ｑ６のベース電
荷が定電流源５を通じて抜けるので、」を、［第５のト
ランジスタＱ５が導通すると同時に、」に訂正する。 （１６）明細書の第１５頁第３行ないし第５行の「高電
位Ｖ。。よりも・・・８による電圧降下Ｖ２」を、「リ
セット人力Ｒの電位■２よりも第３のトランジスタＱ３
のベース・エミッタ間電圧降下Ｖ、Ｅ」に訂正する。 （１７）明細書の第１５頁第１０行ないし第１１行の「
完全な遮断に時間遅れが生じるので」を、「コレクタ容
量と抵抗７によって」に訂正する。 （１８）明細書の第１５頁第１８行ないし第２０行の「
そして第１のトランジスタＱ１が完全に導通した状態で
、」を削除する。 （１９）明細書の第１６頁第１行ないし第２行の「コレ
クタ・エミッタ間電圧降下ＶＣＥだけ近い値」を、「ベ
ース・エミッタ間電圧降下ＶＢＥだけ低い値」に訂正す
る。 （２０）明細書の第１６頁第３行の「その後しばらくし
て、」を削除する。 （２１）明細書の第１６頁第９行の「コレクタ・エミッ
タ間電圧降下Ｖ。Ｅ」を、「ベース・エミッタ間電圧降
下■８Ｅ」に訂正する。 （２２）明細書の第１６頁第１１行の ｒＶｏｏ−Ｖｏ、−Ｖ４Ｊを、［ＶＣＣ’ＢＥ ’４
Ｊに訂正する。 （２３）明細書の第１７頁第１０行ないし第１１行の「
でき、またエミッタではなくコレクタに挿入することも
できる。」を、「できる。」に訂正する。 （２４）図面の第２図および第４図を別紙のとおり訂正
する。 以上 第２図
Claims (1)
- （１）共通エミッタが低電位側に接続され、各コレクタ
が高電位側に接続された第１および第２のトランジスタ
から成り、前記第１のトランジスタのベースに第１の入
力が与えられる、入力用の第１のＥＣＬ差動対と、 共通エミッタが低電位側に接続され、各コレクタが高電
位側に接続された第３および第４のトランジスタから成
り、前記第３のトランジスタのベースに第２の入力が与
えられる、入力用の第２のＥＣＬ差動対と、 共通エミッタが低電位側に接続され、各コレクタがそれ
ぞれ抵抗を介して高電位側に接続された第５および第６
のトランジスタから成り、前記第１および第２のＥＣＬ
差動対の共通エミッタの電位に応じてそれぞれ前記第５
および第６のトランジスタの導通／非導通が制御されて
前記抵抗による電圧降下を選択的に生じさせ、前記第５
および第６のトランジスタのコレクタからそれぞれ正お
よび反転出力が前記導通／非導通による前記電圧降下の
有／無に応じた論理値として導出され、かつ前記第５お
よび第６のトランジスタのコレクタの電位がそれぞれ前
記第２および第１のＥＣＬ差動対の基準電位として前記
第４および第２のトランジスタのベースに与えられる、
出力用の第３のＥＣＬ差動対と、 前記第２および第４のトランジスタの少なくとも一方の
トランジスタの一方電極に挿入されて、当該トランジス
タの導通時に電圧降下を生じさせ、前記第５および第６
のトランジスタの導通／非導通の切り替りタイミングを
早める電圧降下用抵抗とを備えるフリップフロップ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204485A JPS6360623A (ja) | 1986-08-29 | 1986-08-29 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204485A JPS6360623A (ja) | 1986-08-29 | 1986-08-29 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6360623A true JPS6360623A (ja) | 1988-03-16 |
Family
ID=16491303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204485A Pending JPS6360623A (ja) | 1986-08-29 | 1986-08-29 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6360623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
-
1986
- 1986-08-29 JP JP61204485A patent/JPS6360623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486720B2 (en) | 2000-08-09 | 2002-11-26 | Atmel Germany Gmbh | Flip-flop circuit arrangement with increased cut-off frequency |
| DE10038905C2 (de) * | 2000-08-09 | 2003-04-17 | Atmel Germany Gmbh | Verfahren zur Erhöhung der Grenzfrequenz bei Flip-Flops |
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