JPH01319317A - デジタル・フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル・フィルタ、特にＤＦＩＲ（Ｄｅｃ
ｉｍａｔｉｎｇ　Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ
５ｐｏｎｓｅ　：間引き有限インパルス応答）フィルタ
に関する。

［従来の技術及び発明が解決しようとする課題］長さＫ
のＦＩＲ（有限インパルス応答）フィルタは、入力デー
タ列ｘ（ｎ）に対して次式の関数で表される出力データ
列ｙ（ｎ）を発生する。

又は、 係数ｈ　（ｋ）は、任意の値で良く、好適なフィルタ応
答を得るように選択される。係数ｈ（ｋ）は、任意の値
に設定出来、好適なフィルタ応答が得られるように選択
される。このようなフィルタは、通常−組の乗算器、加
算器及び遅延素子等で構成される。

第４図は、式［１〕のＦＩＲフィルタを実現した直接形
ネ・ントワーク（標準形）を示している。

システム・クロック信号の各サイクル毎に、新しい入力
データ列の要素ｘ　（ｎ）が第４図のネットワークの入
力として供給される。このネットワークは、Ｋ個のステ
ージから成り、各ステージｋ（ｋ−〇〜に−１）は、現
在の入力データ列のデータ要素ｘ（ｎ）に係数ｈ　（ｋ
）を乗算し、この乗算結果を前段のステージの出力に加
算し、この加算結果をシステム・クロック信号の１サイ
クル分だけ遅延させる。尚、第４図では、遅延は記号「
ｚ−１」で表されている。ステージＯの遅延素子を除去
すると、上述の式［ｌ′］で表されるＦＩＲフィルタが
実現される。

第５図は、ＦＩＲフィルタのステージにの典型的なハー
ドウェア構成を示している。乗算器（１２）は、人力デ
ータ列の各データ要素ｘ（ｎ）にレジスタ（１４）内の
係数ｈ　（ｋ）を乗算する。

加算器（１６）は、ｈ（ｋ）ｘ（ｎ）と前段のステージ
の出力Ｒｈ＋＋（ｎ　　ｔ）とを加算して得た出力Ｒｋ
（ｎ　）をレジスタ（１８）に入力する。レジスタ（１
８）は、ＣＬＯＣＫ　（システム・クロック）信号によ
り入力イネーブルされ、その内容をステージ出力Ｒｋ（
ｎ　　１）として出力する。この多段式フィルタ回路の
出力ｙ（ｎ）は、最後段のステージ０の出力Ｒｅ（ｎ）
である。

ＤＦＩＲ（間引き有限インパルス応答）フィルタは、Ｍ
個の連続する入力データ列の要素ｘ（Ｍｎ十〇）、ｘ（
Ｍｎ＋１）、　　・・−、ｘ（Ｍｎ＋Ｍ−１）毎に、１
個の出力データ列要素ｙ　（ｎ）を出力する。

ここで、Ｍはこのフィルタの間引き係数である。

このようなりＦＩＲフィルタは、次式で表される。

ＤＦＩＲフィルタは、一般に、Ｋ個のステージ（段）か
ら成る多段構成で、各ステージは、入力データ列ｘ（ｎ
）のデータ要素を重み付けする乗算器、入力データ列の
中のＭ個の重み付けされたデータ要素を累積するアキュ
ムレータを含み、このアキュムレータからそのステージ
の出力データ要素が得られる。

ＤＦＩＲフィルタは、入力データ列のＭ個の連続要素毎
に１つの出力データ列要素ｙｃｌを出力する。このフィ
ルタが長さＮ　（Ｎ＝ＫＭ、Ｋ及びＭは整数）の場合、
０〜に−１までの総てのｋ及び０−Ｍ−１までの総ての
ｍに関する入力データ列の要素ｘ　（（ｊ１！−ｋ）Ｍ
＋ｍ）が出力ｙ　（ｎ）に寄与する。ここで、ｎが負の
ときにはｘ（ｎ）＝Ｏであり、ｎが負のとき及びｎがＮ
−１より大きいときにはｈ　（ｎ）　＝　Ｏと仮定して
いる。

第６図は、長さＫで、間引き係数がＭの典型的なりＦＩ
Ｒフィルタのブロック図である。このフィルタは、縦続
接続されたに個のステージＯ−に−１を含んでいる。入
力データ列の連続データ要素ｘ　（ｎ）が各ステージに
同時に供給され、各ステージに＋１の出力Ｒｉ＋＋＋（
ｊ！、　Ｍ　　１）が次のステージにの他方の入力とし
て供給される。各ステージには、Ｍ個の入力データ列の
要素毎に１つの出力データ列の要素Ｒ，ｌ）を発生する
。

＋　Ｒｋ＋１（１，Ｍ　　１）　［２］但し、ｈ＊（ｍ
）＝　ｈ　［（ｋ　＋　１）Ｍ　　（ｍ＋　１）］。

従って、最終ステージの出力ｙ（ｊｌり＝Ｒｏ（ｆ、　
Ｍ−１）は次式で表される。

重み付は係数ｈｍ（ｍ）によりこのフィルタの伝達関数
が決まる。

第７図は、第６図のＤＦＩＲフィルタのステージにの典
型的な従来例を示すブロック図である。

乗算器（２２）は、入力データ列の要素ｘ　（ｎ）＝ｘ
　（ｐ　Ｍ＋ｍ）と係数メモリ（２４）からの入力係数
ｈ＊（ｍ）とを乗算し、加算器（２６）へ出力する。加
算器（２６）の出力Ｒｋ（４２，ｍ）はレジスタ（２８
）へ入力し、レジスタ（２８）がこのステージにの出力
Ｒ，（ｊ！、　ｍ−１）を出力する。このＲ，（ｆ、ｍ
−１）は、ＭＵＸ　（−マルチプレクサ）（３０）を介
して加算器（２６）の第２人力に帰還される。前段のス
テージに＋１の出力Ｒ，，，（ｆ。

ｍ−１）は、ＭＵＸ（３０）の第２入力端に供給される
。このＭＵＸ（３０）は、ＦＯＲＷＡＲＤ信号により制
御される。このＦＯＲＷＡＲＤ信号は、Ｍ番目毎のＣＬ
ＯＣＫ信号に応じて（ｍ＝０の時）、「１」となり、Ｍ
ＵＸ（３０）はＲｋ＋１＜１．　ｍ−１）を通過させ、
その他のＣＬＯＣＫ信号の期間中にはＦＯＲＷＡＲＤ信
号は「０」となり、レジスタ（２８）の出力ＲｋＣ１，
ｍ−１）を通過させる。第６図の装置では、ＦＯＲＷＡ
ＲＤ信号及びＣＬＯＣＫ信号が総てのステージに共通に
供給されている。このＦＯＲＷＡＲＤ信号は、例えば、
ＣＬＯＣＫ信号を計数するＭ分周カウンタによって発生
しても良い。

係数メモリ（２４）は、Ｍ個の記憶位置を有し、ＣＬＯ
ＣＫ信号を計数するカウンタ（３４）の出力信号によっ
てアドレスされる。カウンタ（３４）のアドレス出力は
、データ列に対応した記憶位置１〜Ｍを連続的にアドレ
スする。ステージにの係数メモリ（２４）内の記憶位置
ｍには、係数ｈｋ（ｍ）が記憶されており、アドレスさ
れるとその係数が読み出される。（ｐＭ＋ｍ）番目毎の
ＣＬＯＣＫ信号に応じて、入力データ列の要素ｘ（ｐＭ
＋ｍ）が乗算器（２２）に入力されると、乗算器（２２
）からｈｍ（ｍ）ｘ（ｐＭ＋ｍ）が出力される。

ＭＵＸ　（３０）、加算器（２６）及びレジスタ（２８
）により、アキュムレータが構成されており、乗算器（
２２）のＭ個の乗算出力のデータ列と、前段のステージ
に＋１の最終累算出力Ｒｋ、Ｉ（ｊ！、Ｍ−１）との和
がＲｋ（１、ｍ　）としてレジスタ（２８）に供給され
ている。

データ列ｘ　（ｎ）は、複素数で表される場合がある。

即ち、ｘ　（ｎ）−ｘ　ｒ　（ｎ）＋　ｊ　ｘ　ｉ　（
ｎ）、ここでｘｒ（ｎ）及びｘｉ（ｎ）は、夫々実数成
分及び虚数成分を表し、ｊは虚数単位である。このよう
な成分データ要素ｘｒ（ｎ）及びｘｉ（ｎ）をインタリ
ーブすることにより１つのデータ列を構成することがよ
く行われている。一般に、このようなインクリーブされ
たデータ列をフィルタ処理する為には、ｘｒ（ｎ）の総
ての要素を含むデータ列とｘｉ（ｎ）の総ての要素を含
むデータ列の２つのデータ列に先ず分離する。その後、
各データ列を別々のＤＦＩＲフィルタで処理する。この
別々のフィルタ処理で得られた２つのデータ列ｙｒ（ｉ
！、）及びｙｉ（ｌがインタリーブされ、複素人力デー
タ列Ｘ（１）をフィルタ処理した結果として複素出力デ
ータ列ｙ（１りが得られる。従って、インクリーブされ
た複素データ列をフィルタ処理する装置は、実数成分の
データ列及び虚数成分のデータ列を夫々処理する別々の
２つのフィルタ回路が必要であり、更に、複素データ列
を２つの成分データ列に分離し、フィルタ処理後のデー
タ列をインクリーブして複素出力データ列を作成する為
の機構も必要になる。

従って、本発明は上述の課題を解決する為になされたも
のであり、本発明の目的は、インクリーブされた入力デ
ータ列を分離することなくフィルタ処理してインクリー
ブされた出力データ列を得ることが出来るデジタル・フ
ィルタを提供することである。

［課題を解決する為の手段及び作用］ 本発明の複数ステージ構成のＤＦＩＲフィルタは、入力
データ列を構成する２つのインクリーブされたデータ列
を一緒にフィルタ処理し、２つのデータ列がインクリー
ブされた出力データ列を出力する。このフィルタの各ス
テージは、各入力データ列の各データ要素を重み付は係
数と乗算する乗算器と、この乗算出力を記憶する第ルジ
スタと、第ルジスタ及び第２レジスタの内容を加算する
加算器と、この加算器の出力を記憶する第３レジスタを
含んでいる。マルチプレクサが第３レジスタの内容又は
前段のステージの出力の何れかを第２レジスタの入力と
して選択する。インクリ−ブされた入力データ列のデー
タ要素の人力に同期したシステム・クロック信号が第１
、第２及び第３レジスタを入力イネーブル状態にする。

ＦＯＲＷＡＲＤ信号によって上記マルチプレクサが切り
換えられ、２Ｍ個のクロック・サイクル期間毎の２つの
連続クロック・サイクルに応じて前段ステージの出力が
第２レジスタに入力され、それ以外の期間中には第３レ
ジスタの内容が第２レジスタに入力される。上記マルチ
プレクサ、加算器、並びに第１、第２及び第３レジスタ
は、２段のアキュムレータとして動作し、インクリーブ
された２つの入力データ列の重み付けされたデータ要素
を別々に累積し、２つの連続する出力データ列のデータ
要素を順次出力する。

本発明のデジタル・フィルタは、実数成分及び虚数成分
をインクリーブした複素入力データ列を処理するのに好
適である。即ち、実数及び虚数の２つの成分データ要素
をフィルタ処理する為にインクリーブされたデータ列を
２つの成分のデータ列に分離して、別々に処理する必要
がないからである。

［実施例］ 第１図は、本発明によるＤＦＩＲフィルタの一実施例を
示すブロック図である。このフィルタは、人力データ列
Ｘを処理して出力データ列ｙを出力する。入力データ列
のＭ個のデータ要素に対して１個の出力データ列のデー
タ要素が作られる。ここで、Ｍは調整可能な間引き係数
である。入力データ列Ｘは、２つの成分のデータ列ｘｒ
及びｘｉをインクリーブすることによって次式の如く形
成されている。

ｘ＝　（・・−ｘ　ｒ（ｎ−１）＋ｘ　１（ｎ−１）、
ｘ　ｒ（ｎ）。

ｘ　１（ｎ）、ｘｒ（ｎ＋１）、ｘ　ｉ（ｎ＋１）・・
１同様に、出力データ列ｙも２つの成分のデータ列ｙｒ
及びｙｉをインクリーブした次式のような構成になって
いる。

ｙ＝　　（−・　・ｙ　ｒ（１−１）、ｙ　１（ｆ−１
）、ｙ　ｒ（４２）。

ｙ　１（１）、ｙｒ（ｊ２＋１）、）’　ｉ（ｆ＋１）
・・１第１図のＤＦＴＲフィルタは、各成分の入力デー
タ列要素ｘｒ及びｘｉを分離することなく一緒にフィル
タ処理して、対応する成分の出力データ列要素ｙｒ及び
ｙｉを出力する。

第１図のフィルタは、縦続構成されたに個のステージ（
参照符号：０〜に−１）を含んでいる。

各ステージには、入力データに応じて、出力データ列の
２つのデータ要素Ｒｋ（１、ｍ　）及びＩｋ（ｚ。

ｍ）を出力する。各ステージにの人力データは、Ｍ対の
データ要素ｘ　ｒ（ｐＭ）、　　ｘ　ｉ（ｐＭ）、　　
ｘ　ｒ（ｐＭ＋１）、ｘ　ｉ（ｐＭ＋１）、　　・・＋
、ｘ　ｒ（ｐＭ＋Ｍ−１）、ｘｉ（ｐＭ＋Ｍ−１）、並
びに前段のステージに＋１の出力データ要素Ｒｋ、、（
ｊ２．　Ｍ−１）及びＩ、、、（Ｌ　Ｍ−１）である。

特に、ステージにの出力データ要素Ｒｋ（Ｉ２．　Ｍ−
１）及びＩｋ（／、、Ｍ−１）は、次式で示される如き
データ要素の累積和である。

−（ｍ＋　１）］　ｌｘｒ　（（ｌ−ｋ）Ｍ＋ｍｌ＋Ｒ
ｈ＋＋（１，Ｍ−１）　　　　　　　　　［４］−（ｍ
＋１）ｌｘ　ｉ［（ｊ２−ｋ）Ｍ＋ｍ］＋Ｉ□＋（１，
Ｍ−１）　　　　　　　　　［５１重み付は係数ｂｋ（
ｍ）は、各ステージに対して、及びｍの６値に対して別
々に調整可能である。これら累積和Ｒう（ｆ、Ｍ−１）
及びＩｋ（ｆ、Ｍ−１）は、互いに独立であり、共通の
入力データ列のデータ要素を含んでいないことに留意さ
れたい。最終段のステージＯから出力されるデータ要素
Ｒ０Ｃ１，Ｍ−１）及びＬ（尼、Ｍ−１）が次式で示さ
れる如く出力データ列の連続する２つのデータ要素ｙｒ
（１）及びｙｉ（Ｉｋ、）を構成する。

ｋ＝Ｕ　　ｍ＝０ −（ｍ＋１）］ｘｒ［（１−ｋ）Ｍ＋ｍ］　　　［６］
−（ｍ＋１）］ｘｉ［（１−ｋ）Ｍ＋ｍｌ　　　［７］
データ要素ｙｒ（４２）は、入力データ列ｘｒのみの重
み付けされた累積和であり、データ要素ｙｉ＜ｉ＞は、
入力データ列ｘｉのみの重み付けされた累積和になって
いることに留意されたい。

入力データ列ｘ、ＣＬＯＣＫ信号、及び分周器（３９）
から出力されたＦＯＲＷＡＲＤ信号が、ＣＬＯＣＫ信号
に応じて各ステージに共通に供給される。第２図は、Ｍ
＝４のときのＦＯＲＷＡＲＤ信号及びＣＬＯＣＫ信号の
関係を示すタイミング波形図である。ＣＬＯＣＫ信号は
、入力データ列の新しいデータ要素ｘｒ（ｎ）又はｘｉ
（ｎ）がフィルタに供給される毎に発生し、ＦＯＲＷＡ
ＲＤ信号は、２Ｍ個のＣＬＯＣＫ信号のパルスの各組の
第１及び第２パルスの期間に発生する。

第３図は、第１図のフィルタの１つのステージｋを示す
ブロック図である。他のステージの構成も同様である。

第３図のフィルタ・ステージは、人力データ列のデータ
要素と、係数メモリ（４２）から読み出した係数ｈｋ（
ｍ）を乗算する乗算器（４０）を含んでいる。Ｍ個のデ
ータを記憶する係数メモリ（４２）は、カウンタ（４４
）にアドレスされる。メモリ（４４）の各記憶位置ｍは
、データｈ　＊　（ｍ　）を記憶しており、アドレスに
応じてその記憶内容を出力する。カウンタ（４４）はＣ
ＬＯＣＫ信号を常に計数し、ＣＬＯＣＫ信号の２Ｍ個の
パルス毎にメモリ（４２）の記憶位Ｉｔ〜Ｍを循環的に
アドレスする。

乗算器（４０）の出力は、ＣＬＯＣＫ信号の各パルスに
応じて第２レジスタ（４６）に記憶される。レジスタ（
４６）の内容は加算器（４８）に入力され、加算器（４
８）の出力は第２レジスタ（５０）に供給される。第２
レジスタ（５０）の内容は、その時点のステージの出力
を表し、Ｒ５＜１．ｍ）又はＩｋ（ｆ、ｍ）であり、こ
の出力はＭＵＸ（マルチプレクサ）（５２）を介して選
択的に第３レジスタ（５４）に供給される。第３レジス
タ（５４）の内容は加算器（４８）の第２人力となる。

前段のフィルタ・ステージに＋１の出力データ要素Ｒｈ
＋（ｆ、　ｍ）又は１ｍ（ｊ２．　ｍ）がＭＵＸ（５２
）の別の入力端に供給される。ＦＯＲＷＡＲＤ信号が「
１」になった時、ＭＵＸ（５２）は前段のステージの出
力を選択し、ＦＯＲＷＡＲＤ信号が「０」の時には、第
２レジスタ（５ｏ）の内容を選択する。

レジスタ（４６）、（５０）及び（５４）、加算器（４
８）並びにＭＵＸ（５２）は、２段のアキュムレータを
構成しており、インクリーブされた２つの入力データ列
ｘｒ及びｘｉの重み付けされたデータ要素を別々に累積
し、２つの連続する出力データ列要素Ｒｋ（ｊ！　＋　
ｍ　）及びＩｋＣｌ、　ｍ）を順次出力する。ここで、
ＣＬＯＣＫ信号の最初のパルスの期間中、ｐＭ＋ｍ　（
ｐ＝ｆ−ｋ）のｍが０であると仮定する。よって、入力
データ列のデータ要素ｘ　ｒ　［（１−ｋ）Ｍ＋ｍ］　
＝ｘ　ｒ（ｐＭ）が乗算器（４０）に入力され、カウン
タ（４４）により係数メモリ（４２）から係数ｈ　［（
ｋ＋１）　Ｍ−１］　＝　ｈｋ（０）が乗算器（４０）
に入力される。

従って、乗算器（４０）は、出力データｈｍ（０）ｘｒ
（ｐＭ）をレジスタ（４６）に供給する。同時に、ＭＵ
Ｘ（５２）は前段のステージの出力データ要素であるＲ
ｋ、、（ｆｆｉ、　Ｍ−１）をレジスタ（５４）に入力
する。ＣＬＯＣＫ信号の２番目のパルスの前縁でレジス
タ（４６）、（５ｏ）及び（５４）は、その時点の入力
端の値を記憶する。

ＣＬＯＣＫ信号の２番目のパルスの期間中、入力データ
列のデータ要素ｘｉ（ｐＭ）が乗算器（４０）の入力端
に到達する。カウンタ（４４）のアドレス出力は増加し
ていないので、係数メモリ（４２）は、ｈア（０）を出
力し続けている。従って、乗算器（４０）は、ｈｍ（０
）　ｘ　ｉ　（ｐ　Ｍ＋０）を出力し、これがレジスタ
（４６）に供給される。加算器（４８）は、レジスタ（
４６）内のその時点の値Ｌ（０）ｘ　ｉ（ｐＭ＋０）と
レジスタ（５４）内のその時点の値Ｒｗ　−＋　（１、
Ｍ　　１　）とを加算し、この値を累積和Ｒｋ（ｊ２　
、　ｍ　）の第１の値としてレジスタ（５ｏ）に供給す
る。この累積和Ｒ、（ｊ！　、　ｍ）は、ｍ＝０〜Ｍ−
１までの値に関して累積加算されることになる。ＣＬＯ
ＣＫ信号の３番目のパルスの前縁の時点でレジスタ（４
６）、（５０）及び（５４）は再び入力イネーブル状態
となり、入力端のデータが記憶される。

ＣＬＯＣＫ信号の３番目のパルスの期間中、ＭＵＸ　（
５２）は切り換わり、レジスタ（５０）のその時点の内
容Ｒｋ（１，Ｏ）をレジスタ（５４）に供給する。加算
器（４８）は、レジスタ（４６）内のその時点の値ｈｍ
（０）ｘ　ｉ　（Ｐ　Ｍ）とレジスタ（５４）内のその
時点の値Ｉ、、、（Ｌ　Ｍ−１）とを加算して、その値
を累積和Ｉ　ｋ（ｆ　、　ｍ）の最初の値としてレジス
タ（５０）に供給する。この累積和Ｌ（Ｃｍ）は、ｍ＝
０〜Ｍ−１までの値に関して累積加算されることになる
。ＣＬＯＣＫ信号の４番目のパルスの立ち上がりで、レ
ジスタ（４６）、（５０）及び（５４）は再び入力イネ
ーブル状態となり、入力端のデータを記憶する。

ＣＬＯＣＫ信号４番目のパルスの期間中、ＭＵＸ（５２
）はレジスタ（５０）のその時点の内容１ｋ（ｆ、Ｏ）
をレジスタ（５４）に供給し、加算器（４８）は、レジ
スタ（４６）のその時点の値ｈｋ（１）ｘ　ｒ　（ｐ　
Ｍ＋　１）とレジスタ（５４）のその時点の値Ｒ，（ｊ
！、Ｏ）とを加算し、この加算値を累積和Ｒｈ（ｅ’、
　ｍ）の第２の累積値としてレジスタ（５０）に供給す
る。ＣＬＯＣＫ信号の５番目のパルスの前縁でレジスタ
（４６）、（５０）及び（５’４）はまた入力イネーブ
ル状態になる。

上述の処理が続くにつれて、累積和Ｒ＊　（Ｉｔ　、　
ｍ　）及び１ｋ（ｆ、ｍ）の項が交互に累積加算され、
この累積処理は、最後の項Ｌ（Ｍ　−１）ｘ　ｉ　（ｐ
　Ｍ十Ｍ−１）が累積和！、（Ｌ　Ｍ−２）に加算され
、この値がレジスタ（５０）に記憶されるまで継続する
。即ち、ＣＬＯＣＫ信号（７）（２Ｍ＋１）番目のパル
スの期間中、ＦＯＲＷＡＲＤ信号により再びＭＵＸ（５
２）が切換わり、前段のステージに＋１のその時点の出
力Ｒｋ＋＋（１＋　１　、　Ｍ　　１　）がレジスタ（
５４）に供給される。同時に、最後の項ｈｋ（Ｍ　　ｌ
）ｘ　ｉ　（ｐ　Ｍ＋Ｍ　　１）が累積和１ｍ（Ａ、Ｍ
−２）に加算される。その後、この加算値は、レジスタ
（５０）に記憶される。従って、ステージには、上述の
式［４］及び［５］に従って完全に累積加算されたＲｋ
Ｃｌ、Ｍ−１）及びＩ。

Ｃ１，Ｍ−１）をＣＬＯＣＫ信号の２Ｍ個のサイクル毎
に順次出力する。第１図のように、Ｋ個のステージから
成るＤＦＩＲフィルタは、上述の式［６］及び［７］に
従ッテ、ＣＬＯＣＫ信号の２Ｍ個のサイクル毎に２つの
出力データ列ｙｒ（１及びｙｉ（ｌを順次出力する。こ
こで、１−に＝Ｐ、即ち、ｆｆ１＝ｐ＋にであることに
留意されたい。

このように、ステージＯ（ｋ＝０）は、Ｒｅ（ｌ。

ｍ）及び■。（ｊ！、　ｍ）を夫々累積加算し、ステー
ジにはＲｋ（ｆｆｉ＋に、　ｍ）及びＩｋ（ｊ！＋に、
　ｍ）を夫々累積加算する。

第１図及び第３図に説明したフィルタは、例えば、入力
データ列が、ｘ（ｎ）＝ｘ　ｒ（ｎ）＋　ｊ　ｘ　１（
ｎ）で表される複素データ列で、実数成分ｘｒ（ｎ）及
び虚数成分ｘｉ（ｎ）がインクリーブされている場合の
フィルタ処理に適している。第６図及び第７図において
説明した従来のＤＦＩＲフィルタを２つ別々に並列動作
させて複素データ列の処理を行うのに比較して、本発明
のＤＦＩＲデジタル・フィルタは、インタリーブされた
入力データ列を分離させる必要がなく、単独で処理出来
るので、回路構成を簡単化し得る。

以上本発明の好適実施例について説明したが、本発明は
ここに説明した実施例のみに限定されるものではなく、
本発明の要旨を逸脱することな（必要に応じて種々の変
形及び変更を実施し得ることは当業者には明らかである
。例えば、本発明のデジタル・フィルタは、レジスタ、
加算器、乗算器及びマルチプレクサ等で実際の回路を構
成しなくても、マイクロ・プロセッサの処理によって実
現することも勿論可能である。

［発明の効果］ 本発明のデジタル・フィルタによれば、従来のＤＦＩＲ
フィルタにレジスタの如き記憶手段を追加するだけで、
２つのデータ列がインクリーブされた入力データ列を単
独で処理してインタリーブされた出力データ列を得るこ
とが可能となった。

よって、入力データ列を２つのデータ列に分離して、別
々のフィルタにより処理し、再度インクリープする等の
従来の欠点を解消し、構成が簡単で高機能のデジタル・
フィルタを提供している。

【図面の簡単な説明】

第１図は、本発明のデジタル・フィルタの基本構成を示
すブロック図、第２図は、第１図のフィルタのＣＬＯＣ
Ｋ信号及びＦＯＲＷＡＲＤ信号の関係の一例を示すタイ
ミング波形図、第３図は、第１図のフィルタの各ステー
ジの一実施例の構成を示すブロック図、第４図は、従来
のＦＩＲフィルタの一例を示す直接構成ネットワーク、
第５図は、第４図のフィルタの各ステージの構成を示す
ブロック図、第６図は、従来のＤＦＩＲフィルタの基本
構成を示すブロック図、第７図は、第６図の各ステージ
の構成を示すブロック図である。 （４０）は乗算手段、（４２）は係数メモリ、（４６）
は第３記憶手段、（４８）は加算手段、（５０）は第１
記憶手段、（５２）は選択手段、（５４）は第２記憶手
段である。

Claims (1)

1. 【特許請求の範囲】 １、縦続接続された複数のステージの各々が、入力デー
   タ列のデータ要素に係数を乗算する乗算手段と、前段の
   ステージの出力データ及び他の入力データの何れか一方
   を選択的に出力する選択手段と、該選択手段の出力デー
   タを上記乗算手段の出力データに加算する加算手段と、
   該加算手段の出力データを一時記憶し、この記憶データ
   をステージ出力データとして出力すると共に、上記他の
   入力データとして上記選択手段に供給する第１記憶手段
   とを具備するデジタル・フィルタにおいて、 上記選択手段と上記加算手段の間に設けられ、上記選択
   手段の出力データを一時記憶する第２記憶手段を具える
   ことを特徴とするデジタル・フィルタ。 ２、上記乗算手段と上記加算手段の間に設けられ、上記
   乗算手段の出力データを一時記憶する第３記憶手段を更
   に具えたことを特徴とする請求項１記載のデジタル・フ
   ィルタ。