JPH0767065B2 - 信号処理集積回路 - Google Patents
信号処理集積回路Info
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- JPH0767065B2 JPH0767065B2 JP1202634A JP20263489A JPH0767065B2 JP H0767065 B2 JPH0767065 B2 JP H0767065B2 JP 1202634 A JP1202634 A JP 1202634A JP 20263489 A JP20263489 A JP 20263489A JP H0767065 B2 JPH0767065 B2 JP H0767065B2
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- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は特に畳み込み演算回路を構成する場合に用い
て好適な信号処理集積回路に関する。
て好適な信号処理集積回路に関する。
「従来の技術」 デジタルオーディオ機器等において、音響信号に対し、
イコライザ処理、あるいは残響効果処理等の各種フィル
タ演算を行う場合、畳み込み演算回路がよく使用され
る。第３図は畳み込み段数がＮ（Ｎは整数）段の畳み込
み演算回路の基本構成を示すブロック図である。この畳
み込み演算回路へは、サンプリング周期τ毎にデジタル
信号が入力され、カスケード接続された遅延回路D1〜D
N-1によって順次遅延される。これらの各遅延回路D1〜D
N-1は、各々所定のビット幅のレジスタによって構成さ
れており、各レジスタに対し上記サンプリング周期τ毎
にクロックパルスが供給される。従って、サンプル信号
Xnが遅延回路D1に入力される時点においては、遅延回路
D1からはサンプル信号Xnよりも時間τだけ以前のサンプ
ル信号Xn-1が出力され、遅延回路D2からはサンプル信号
Xnよりも時間２τだけ以前のサンプル信号Xn-2が出力さ
れ、…、遅延回路DN-1からはサンプル信号Xnよりも時間
（Ｎ−１）τだけ以前のサンプル信号Xn-N+1が出力され
る。そして、入力サンプル信号Xnおよび各遅延回路D1〜
DN-1から出力されるサンプル信号Xn-1〜Xn-N+1に対し、
乗算器M0〜MN-1によって、各々対応する乗算係数C0〜C
N-1が乗算され、各乗算結果が加算器Ａによって加算さ
れる。このようにして、この畳み込み演算回路では、下
記式（１）に示す畳み込み演算が行われ、演算結果を示
す出力デジタルYnが加算器Ａから出力される。
イコライザ処理、あるいは残響効果処理等の各種フィル
タ演算を行う場合、畳み込み演算回路がよく使用され
る。第３図は畳み込み段数がＮ（Ｎは整数）段の畳み込
み演算回路の基本構成を示すブロック図である。この畳
み込み演算回路へは、サンプリング周期τ毎にデジタル
信号が入力され、カスケード接続された遅延回路D1〜D
N-1によって順次遅延される。これらの各遅延回路D1〜D
N-1は、各々所定のビット幅のレジスタによって構成さ
れており、各レジスタに対し上記サンプリング周期τ毎
にクロックパルスが供給される。従って、サンプル信号
Xnが遅延回路D1に入力される時点においては、遅延回路
D1からはサンプル信号Xnよりも時間τだけ以前のサンプ
ル信号Xn-1が出力され、遅延回路D2からはサンプル信号
Xnよりも時間２τだけ以前のサンプル信号Xn-2が出力さ
れ、…、遅延回路DN-1からはサンプル信号Xnよりも時間
（Ｎ−１）τだけ以前のサンプル信号Xn-N+1が出力され
る。そして、入力サンプル信号Xnおよび各遅延回路D1〜
DN-1から出力されるサンプル信号Xn-1〜Xn-N+1に対し、
乗算器M0〜MN-1によって、各々対応する乗算係数C0〜C
N-1が乗算され、各乗算結果が加算器Ａによって加算さ
れる。このようにして、この畳み込み演算回路では、下
記式（１）に示す畳み込み演算が行われ、演算結果を示
す出力デジタルYnが加算器Ａから出力される。
さて、畳み込み段数Ｎの大きい畳み込み演算回路をLSI
（大規模集積回路）によって実現しようとする場合、必
然的に素子数が大きくなり、１個のLSIによる実現が困
難となる。そこで、時間軸上において、畳み込み演算を
行う区間を分割し、分割された各区間の畳み込み演算を
行う信号処理LSIを各々作成し、各信号処理LSIをカスケ
ード接続することにより、畳み込み段数の大きな演算回
路を構成するという方法が採られる。第４図は、畳み込
み段数がＭ（Ｍは整数）段の信号処理LSI11〜13を用い
て畳み込み段数3Mの畳み込み演算回路を構成する場合の
例を示したものである。なお、同図において、前述の第
３図と対応する部分には同一の符号が付してある。
（大規模集積回路）によって実現しようとする場合、必
然的に素子数が大きくなり、１個のLSIによる実現が困
難となる。そこで、時間軸上において、畳み込み演算を
行う区間を分割し、分割された各区間の畳み込み演算を
行う信号処理LSIを各々作成し、各信号処理LSIをカスケ
ード接続することにより、畳み込み段数の大きな演算回
路を構成するという方法が採られる。第４図は、畳み込
み段数がＭ（Ｍは整数）段の信号処理LSI11〜13を用い
て畳み込み段数3Mの畳み込み演算回路を構成する場合の
例を示したものである。なお、同図において、前述の第
３図と対応する部分には同一の符号が付してある。
畳み込み演算を行う入力信号列は、順次、信号処理LSI1
1の入力信号ポートDIに入力される。入力信号ポートDI
に入力された信号は、遅延回路D0を介して１サンプリン
グ周期τだけ遅延され、上述の第３図と同様な構成の遅
延回路D0〜DM-1,乗算器M0〜MM-1および加算器A11からな
る畳み込み演算回路に入力される。
1の入力信号ポートDIに入力される。入力信号ポートDI
に入力された信号は、遅延回路D0を介して１サンプリン
グ周期τだけ遅延され、上述の第３図と同様な構成の遅
延回路D0〜DM-1,乗算器M0〜MM-1および加算器A11からな
る畳み込み演算回路に入力される。
ここで、遅延回路D0は、入力信号ポートDIを介してサン
プリング信号が入力される時のインタフェースに要する
遅延を表している。また、遅延回路DJ01,DJ02,DK01,DK
02も、同様に、この信号処理LSI11に外部から信号が入
力される時、あるいは外部に信号が出力される時の信，
号の遅延を表している。
プリング信号が入力される時のインタフェースに要する
遅延を表している。また、遅延回路DJ01,DJ02,DK01,DK
02も、同様に、この信号処理LSI11に外部から信号が入
力される時、あるいは外部に信号が出力される時の信，
号の遅延を表している。
加算器A11には乗算器M0〜MM-1から出力される各係数乗
算結果が入力される他、演算結果入力ポートSIにおける
入力信号（信号処理LSI11の場合は「０」）が遅延回路D
K01を介し１サンプリング周期τだけ遅延されて入力さ
れる。そして、加算器A11の出力信号が、遅延回路DK02
によって１サンプリング周期τだけ遅延されて演算結果
出力ポートSOから出力され、信号処理LSI11における畳
み込み演算結果として、次段の信号処理LSI12の演算結
果入力ポートSIに入力される。なお、演算結果入力ポー
トSIに入力された信号はさらに遅延回路DK11によってτ
だけ遅延される。一方、遅延回路DM-1の出力信号は、遅
延回路DJ01およびDJ02を介し２τだけ遅延されて遅延信
号出力ポートDOから出力され、次段の信号処理LSI12の
入力信号ポートSIに入力される。この信号処理LSI11で
は、上述したように、遅延回路DJ01およびDJ02の遅延時
間の和と、遅延回路DK01およびDK02の遅延時間の和は等
しくなっている。このようにすることで、信号処理LSI1
1から次段の信号処理LSI12に供給される遅延されたサン
プル信号の位相と、畳み込み演算結果の位相との同期が
保たれる。
算結果が入力される他、演算結果入力ポートSIにおける
入力信号（信号処理LSI11の場合は「０」）が遅延回路D
K01を介し１サンプリング周期τだけ遅延されて入力さ
れる。そして、加算器A11の出力信号が、遅延回路DK02
によって１サンプリング周期τだけ遅延されて演算結果
出力ポートSOから出力され、信号処理LSI11における畳
み込み演算結果として、次段の信号処理LSI12の演算結
果入力ポートSIに入力される。なお、演算結果入力ポー
トSIに入力された信号はさらに遅延回路DK11によってτ
だけ遅延される。一方、遅延回路DM-1の出力信号は、遅
延回路DJ01およびDJ02を介し２τだけ遅延されて遅延信
号出力ポートDOから出力され、次段の信号処理LSI12の
入力信号ポートSIに入力される。この信号処理LSI11で
は、上述したように、遅延回路DJ01およびDJ02の遅延時
間の和と、遅延回路DK01およびDK02の遅延時間の和は等
しくなっている。このようにすることで、信号処理LSI1
1から次段の信号処理LSI12に供給される遅延されたサン
プル信号の位相と、畳み込み演算結果の位相との同期が
保たれる。
信号処理LSI11の後段に接続される信号処理LSI12は、信
号処理LSI11と同様な構成となっている。ただし、信号
処理LSI12の場合は遅延された各サンプリング信号に乗
じる乗算係数がCM〜C2M-1となっている。そして、信号
処理LSI12においては、入力信号ポートSIに入力される
信号処理LSI11からの遅延出力に対し、上述と同様に、
遅延回路DM〜D2M-1による遅延処理および乗算器MM〜M
2M-1による係数乗算処理が行われ、各係数乗算結果と、
演算結果入力ポートSIおよび遅延回路DK11を介して入力
される信号処理LSI11における畳み込み演算結果とが、
加算器A12によって加算され、加算結果が遅延回路DK12
を介し演算結果出力ポートSOから出力され、信号処理LS
I11および12における畳み込み演算結果として、次段の
信号処理LSI13の演算結果入力ポートSIに入力される。
また、遅延回路D2M-1の出力信号も上述と同様に遅延回
路DJ11およびDJ12を介し遅延信号出力ポートDOから出力
され、次段の信号処理LSI13の入力信号ポートSIに入力
される。なお、信号処理LSI13も同様の構成となってい
る。
号処理LSI11と同様な構成となっている。ただし、信号
処理LSI12の場合は遅延された各サンプリング信号に乗
じる乗算係数がCM〜C2M-1となっている。そして、信号
処理LSI12においては、入力信号ポートSIに入力される
信号処理LSI11からの遅延出力に対し、上述と同様に、
遅延回路DM〜D2M-1による遅延処理および乗算器MM〜M
2M-1による係数乗算処理が行われ、各係数乗算結果と、
演算結果入力ポートSIおよび遅延回路DK11を介して入力
される信号処理LSI11における畳み込み演算結果とが、
加算器A12によって加算され、加算結果が遅延回路DK12
を介し演算結果出力ポートSOから出力され、信号処理LS
I11および12における畳み込み演算結果として、次段の
信号処理LSI13の演算結果入力ポートSIに入力される。
また、遅延回路D2M-1の出力信号も上述と同様に遅延回
路DJ11およびDJ12を介し遅延信号出力ポートDOから出力
され、次段の信号処理LSI13の入力信号ポートSIに入力
される。なお、信号処理LSI13も同様の構成となってい
る。
以下、第５図に示すタイムチャートを参照し、この演算
回路の動作を説明する。ある時刻t0において、第１段目
の信号処理LSI11の入力信号ポートDI（節点N0）にサン
プル信号Xnが与えられたとする。信号処理LSI11の入力
信号ポートDIから遅延信号ポートDO（節点N1）に至るま
での間にはＭ＋２個の遅延回路が介挿されているので、
時刻t0における節点N1のサンプル信号はサンプル信号Xn
よりも（Ｍ＋２）τだけ以前のサンプル信号Xn-M-2とな
る。同様に第２段目の信号処理LSI12および第３段目の
信号処理LSI13についても、入力信号ポートDIと遅延出
力ポートDOとの間の遅延回路段数はＭ＋２段であるの
で、節点N2のサンプル信号はXn-2M-4、節点N3のサンプ
ル信号はXn-3M-6となる。
回路の動作を説明する。ある時刻t0において、第１段目
の信号処理LSI11の入力信号ポートDI（節点N0）にサン
プル信号Xnが与えられたとする。信号処理LSI11の入力
信号ポートDIから遅延信号ポートDO（節点N1）に至るま
での間にはＭ＋２個の遅延回路が介挿されているので、
時刻t0における節点N1のサンプル信号はサンプル信号Xn
よりも（Ｍ＋２）τだけ以前のサンプル信号Xn-M-2とな
る。同様に第２段目の信号処理LSI12および第３段目の
信号処理LSI13についても、入力信号ポートDIと遅延出
力ポートDOとの間の遅延回路段数はＭ＋２段であるの
で、節点N2のサンプル信号はXn-2M-4、節点N3のサンプ
ル信号はXn-3M-6となる。
時刻t0において、遅延回路D0〜DM-1から、サンプル信号
Xn-1〜Xn-Mが各々出力され、加算器A11によってこれら
の総和が演算される。従って、時刻t0における節点N1a
の信号値は、 となる。ここで、加算器A11と加算器A12との間には遅延
回路が２段介挿されているので、時刻t0よりも２τだけ
以前に加算器A11から出力された信号、すなわち、下記
式（３）に示す信号が、時刻t0において、遅延回路DK11
から加算器A12に与えられる。
Xn-1〜Xn-Mが各々出力され、加算器A11によってこれら
の総和が演算される。従って、時刻t0における節点N1a
の信号値は、 となる。ここで、加算器A11と加算器A12との間には遅延
回路が２段介挿されているので、時刻t0よりも２τだけ
以前に加算器A11から出力された信号、すなわち、下記
式（３）に示す信号が、時刻t0において、遅延回路DK11
から加算器A12に与えられる。
この時、遅延回路DM〜D2M-1からはサンプル信号Xn-M-3
〜Xn-2M-2が各々出力され、これらに係数乗算した結果
が各々加算器A12に与えられるので、結局、時刻t0にお
ける節点N2aの信号値は、 となる。そして、第２段目の信号処理LSI12における畳
み込み演算結果｛上記式（４）相当｝は、２τだけ遅れ
て第３段目の信号処理LSI13における畳み込み演算に使
用され、その結果がさらに１τ（信号処理LSI13内の遅
延回路DK02あるいはDK12に相当する遅延回路の遅延時
間）だけ遅れて出力されるので、結局、時刻t0における
節点N4の信号値は、 となる。すなわち、時刻t0では、時刻t0よりも６τだけ
以前に入力されたサンプル信号Xn-6を最後のサンプル信
号とする3M個のサンプル信号列に対する畳み込み演算結
果が節点N4に出力される。従って、この演算回路では、
第５図に示すように、時刻t0から６τだけ後の時刻t6に
サンプル信号列Xn〜Xn-3M+1に対する畳み込み演算結果
が得られる。
〜Xn-2M-2が各々出力され、これらに係数乗算した結果
が各々加算器A12に与えられるので、結局、時刻t0にお
ける節点N2aの信号値は、 となる。そして、第２段目の信号処理LSI12における畳
み込み演算結果｛上記式（４）相当｝は、２τだけ遅れ
て第３段目の信号処理LSI13における畳み込み演算に使
用され、その結果がさらに１τ（信号処理LSI13内の遅
延回路DK02あるいはDK12に相当する遅延回路の遅延時
間）だけ遅れて出力されるので、結局、時刻t0における
節点N4の信号値は、 となる。すなわち、時刻t0では、時刻t0よりも６τだけ
以前に入力されたサンプル信号Xn-6を最後のサンプル信
号とする3M個のサンプル信号列に対する畳み込み演算結
果が節点N4に出力される。従って、この演算回路では、
第５図に示すように、時刻t0から６τだけ後の時刻t6に
サンプル信号列Xn〜Xn-3M+1に対する畳み込み演算結果
が得られる。
以上、信号処理LSIを３段カスケード接続する場合を説
明したが、カスケード接続する段数を４段,5段とさらに
増やすと、畳み込み演算に関係のない遅延回路（信号処
理LSI11の場合におけるDK01,DK02等）がその段数に比例
した数だけ畳み込み演算結果の伝送経路に介挿されるこ
ととなるので、信号入力から畳み込み演算結果が得られ
るまでの所要時間が長くなる。
明したが、カスケード接続する段数を４段,5段とさらに
増やすと、畳み込み演算に関係のない遅延回路（信号処
理LSI11の場合におけるDK01,DK02等）がその段数に比例
した数だけ畳み込み演算結果の伝送経路に介挿されるこ
ととなるので、信号入力から畳み込み演算結果が得られ
るまでの所要時間が長くなる。
「発明が解決しようとする課題」 上述したように、従来の信号処理LSIを複数カスケード
接続して演算回路を構成すると、個々の信号処理LSIに
おける演算処理以外の遅延時間が累積されるので、信号
が入力されてから、その信号に対する演算結果が得られ
るまでの遅延時間が大きくなってしまうという問題があ
った。
接続して演算回路を構成すると、個々の信号処理LSIに
おける演算処理以外の遅延時間が累積されるので、信号
が入力されてから、その信号に対する演算結果が得られ
るまでの遅延時間が大きくなってしまうという問題があ
った。
この発明は上述した事情に鑑みてなされたもので、複数
カスケード接続して演算回路を構成する場合において
も、各々における演算処理以外の遅延時間が、演算回路
全体の遅延時間に大きく影響しない信号処理集積回路を
提供することを目的としている。
カスケード接続して演算回路を構成する場合において
も、各々における演算処理以外の遅延時間が、演算回路
全体の遅延時間に大きく影響しない信号処理集積回路を
提供することを目的としている。
「課題を解決するための手段」 この発明は、入力信号ポートと、遅延信号ポートと、演
算結果入力ポートと、演算結果出力ポートとを有し、前
記入力信号ポートから入力される信号に対して畳み込み
演算を行う信号処理集積回路であり、当該信号処理集積
回路の前記遅延信号ポートが次段の信号処理集積回路の
前記入力信号ポートに接続され、当該信号処理集積回路
の前記演算結果入力ポートが次段の信号処理集積回路の
前記演算結果出力ポートに接続されるように複数個カス
ケード接続されることにより各信号処理集積回路が行う
畳み込み演算の畳み込み段数よりも大きな畳み込み段数
の畳み込み演算を行う回路を構成する信号処理集積回路
であって、 前記入力信号ポートから入力される信号を各々所定の遅
延時間だけ遅延させた複数の遅延信号を発生する遅延手
段を有し、 前記複数の遅延信号に所定の畳み込み演算用係数列を畳
み込み、この畳み込み演算の結果に前記演算結果入力ポ
ートを介して入力される信号を加算して前記演算結果出
力ポートへ出力すると共に、 前記入力信号ポートから入力される信号を遅延させた信
号であって、前記複数の遅延信号の各遅延時間のうち最
長の遅延時間よりも前記演算結果入力ポートおよび演算
結果出力ポート間の遅延時間だけ短い遅延時間を有する
遅延信号を前記遅延信号ポートへ出力するようにしたこ
とを特徴としている。
算結果入力ポートと、演算結果出力ポートとを有し、前
記入力信号ポートから入力される信号に対して畳み込み
演算を行う信号処理集積回路であり、当該信号処理集積
回路の前記遅延信号ポートが次段の信号処理集積回路の
前記入力信号ポートに接続され、当該信号処理集積回路
の前記演算結果入力ポートが次段の信号処理集積回路の
前記演算結果出力ポートに接続されるように複数個カス
ケード接続されることにより各信号処理集積回路が行う
畳み込み演算の畳み込み段数よりも大きな畳み込み段数
の畳み込み演算を行う回路を構成する信号処理集積回路
であって、 前記入力信号ポートから入力される信号を各々所定の遅
延時間だけ遅延させた複数の遅延信号を発生する遅延手
段を有し、 前記複数の遅延信号に所定の畳み込み演算用係数列を畳
み込み、この畳み込み演算の結果に前記演算結果入力ポ
ートを介して入力される信号を加算して前記演算結果出
力ポートへ出力すると共に、 前記入力信号ポートから入力される信号を遅延させた信
号であって、前記複数の遅延信号の各遅延時間のうち最
長の遅延時間よりも前記演算結果入力ポートおよび演算
結果出力ポート間の遅延時間だけ短い遅延時間を有する
遅延信号を前記遅延信号ポートへ出力するようにしたこ
とを特徴としている。
「作用」 上記構成によれば、上記の如くカスケード接続された状
態において、第１段目の信号処理集積回路の入力信号ポ
ートへ順次入力された信号列は、その後、遅延信号とな
って遅延信号ポートから出力され、第２段目の信号処理
集積回路の入力信号ポートへ入力される。以後、第３段
目、第４段目、…というように順次後段の信号処理集積
回路へシフトされる。そして、各信号処理集積回路で
は、各々の入力信号処理ポートを介して入力された信号
列に対する畳み込み演算が行われる。そして、最終段の
信号処理集積回路の畳み込み演算結果が演算結果出力ポ
ートから出力され、その前段の信号処理集積回路の演算
結果入力ポートへ入力され、その信号処理集積回路内の
畳み込み演算結果と加算され、演算結果出力ポートから
出力される。同様の動作が、最終段の前々段、さらにそ
の１段前、…、第２段目、第１段目という具合に、カス
ケード接続された全信号処理集積回路において行われ、
全段の信号処理集積回路の各畳み込み演算結果を加算し
た結果が第１段目の信号処理集積回路の演算結果出力ポ
ートから出力される。
態において、第１段目の信号処理集積回路の入力信号ポ
ートへ順次入力された信号列は、その後、遅延信号とな
って遅延信号ポートから出力され、第２段目の信号処理
集積回路の入力信号ポートへ入力される。以後、第３段
目、第４段目、…というように順次後段の信号処理集積
回路へシフトされる。そして、各信号処理集積回路で
は、各々の入力信号処理ポートを介して入力された信号
列に対する畳み込み演算が行われる。そして、最終段の
信号処理集積回路の畳み込み演算結果が演算結果出力ポ
ートから出力され、その前段の信号処理集積回路の演算
結果入力ポートへ入力され、その信号処理集積回路内の
畳み込み演算結果と加算され、演算結果出力ポートから
出力される。同様の動作が、最終段の前々段、さらにそ
の１段前、…、第２段目、第１段目という具合に、カス
ケード接続された全信号処理集積回路において行われ、
全段の信号処理集積回路の各畳み込み演算結果を加算し
た結果が第１段目の信号処理集積回路の演算結果出力ポ
ートから出力される。
ここで、第１段目および第２段目の信号処理集積回路に
着目すると、第１段目において遅延手段により得られた
複数の遅延信号の各遅延時間のうち最長の遅延時間より
も演算結果入力ポートおよび演算結果出力ポート間の遅
延時間だけ短い遅延時間を有する遅延信号が遅延信号ポ
ートから出力され、第２段目へ供給される。すなわち、
第１段目の信号処理集積回路の入力信号ポートへ入力さ
れた信号は、上記最長の遅延時間だけ遅延される時点よ
りも上記演算結果入力ポートおよび演算結果出力ポート
間の遅延時間だけ早目に第２段目の信号処理集積回路へ
供給される。
着目すると、第１段目において遅延手段により得られた
複数の遅延信号の各遅延時間のうち最長の遅延時間より
も演算結果入力ポートおよび演算結果出力ポート間の遅
延時間だけ短い遅延時間を有する遅延信号が遅延信号ポ
ートから出力され、第２段目へ供給される。すなわち、
第１段目の信号処理集積回路の入力信号ポートへ入力さ
れた信号は、上記最長の遅延時間だけ遅延される時点よ
りも上記演算結果入力ポートおよび演算結果出力ポート
間の遅延時間だけ早目に第２段目の信号処理集積回路へ
供給される。
これに対し、第２段目の信号処理集積回路における畳み
込み演算結果は、その演算結果が得られてから、上記上
記演算結果入力ポートおよび演算結果出力ポート間の遅
延時間だけ遅延されて第１段目の信号処理集積回路の畳
み込み演算結果と加算される。
込み演算結果は、その演算結果が得られてから、上記上
記演算結果入力ポートおよび演算結果出力ポート間の遅
延時間だけ遅延されて第１段目の信号処理集積回路の畳
み込み演算結果と加算される。
このように第２段目から畳み込み演算結果を受け取る際
の遅れに見合っただけ第１段目から第２段目へ畳み込み
演算の処理対象たる信号を引き渡す時期を早めているの
で、第１段目と第２段目とにより、不要な時間的損失を
生じさせることなく正常な畳み込み演算が行われる。同
様のことが全段の信号処理集積回路について行われるた
め、不要な時間的損失を生じさせることなく、大きな畳
み込み段数の畳み込み演算を行うことができる。
の遅れに見合っただけ第１段目から第２段目へ畳み込み
演算の処理対象たる信号を引き渡す時期を早めているの
で、第１段目と第２段目とにより、不要な時間的損失を
生じさせることなく正常な畳み込み演算が行われる。同
様のことが全段の信号処理集積回路について行われるた
め、不要な時間的損失を生じさせることなく、大きな畳
み込み段数の畳み込み演算を行うことができる。
「実施例」 以下、図面を参照し、この発明の一実施例について説明
する。
する。
第１図はこの発明の一実施例による信号処理LSIを用い
た演算回路の構成を示すブロック図である。なお、同図
において、前述した第３図と対応する部分には同一の符
号を付し、説明を省略する。
た演算回路の構成を示すブロック図である。なお、同図
において、前述した第３図と対応する部分には同一の符
号を付し、説明を省略する。
信号処理LSI21では、前述した第３図の信号処理LSI11と
同様、Ｍ段カスケード接続された遅延回路D0〜DM-1によ
って、畳み込み演算に用いる遅延信号が発生される。た
だし、第２段目の信号処理LSI21には、最終段遅延回路D
M-1よりも４段前の遅延回路DM-5の遅延出力を遅延回路D
J01,DJ02を介して供給するようにしている。従って、入
力信号ポートDIから遅延信号出力ポートDOに至るまでの
遅延回路段数はＭ−２段である。
同様、Ｍ段カスケード接続された遅延回路D0〜DM-1によ
って、畳み込み演算に用いる遅延信号が発生される。た
だし、第２段目の信号処理LSI21には、最終段遅延回路D
M-1よりも４段前の遅延回路DM-5の遅延出力を遅延回路D
J01,DJ02を介して供給するようにしている。従って、入
力信号ポートDIから遅延信号出力ポートDOに至るまでの
遅延回路段数はＭ−２段である。
また、前述の第３図の演算回路の場合、各信号処理LSI
の演算結果入力ポートSIには０（信号処理LSI11の場
合）あるいは前段からの演算結果が入力されるように接
続したが、この演算回路では、次段（信号処理LSI21の
次段は信号処理LSI22）の演算結果出力ポートSOが、各
信号処理LSIの演算結果入力ポートSIに接続される。た
だし、最終段の信号処理LSI23の演算結果入力ポートに
は常時、信号「０」が与えられる。
の演算結果入力ポートSIには０（信号処理LSI11の場
合）あるいは前段からの演算結果が入力されるように接
続したが、この演算回路では、次段（信号処理LSI21の
次段は信号処理LSI22）の演算結果出力ポートSOが、各
信号処理LSIの演算結果入力ポートSIに接続される。た
だし、最終段の信号処理LSI23の演算結果入力ポートに
は常時、信号「０」が与えられる。
演算結果入力ポートSIに入力された信号は遅延回路DK01
によって時間τだけ遅延されて加算器A31に入力され
る。そして、加算器A31では、加算器A21から得られる係
数乗算結果と遅延回路DK01の出力信号とが加算される。
そして、その加算結果は遅延回路DK02を介して演算結果
出力ポートSOに出力される。第２段目の信号処理LSI2
2、第３段目の信号処理LSI23も同様の構成となってい
る。
によって時間τだけ遅延されて加算器A31に入力され
る。そして、加算器A31では、加算器A21から得られる係
数乗算結果と遅延回路DK01の出力信号とが加算される。
そして、その加算結果は遅延回路DK02を介して演算結果
出力ポートSOに出力される。第２段目の信号処理LSI2
2、第３段目の信号処理LSI23も同様の構成となってい
る。
すなわち、各信号処理LSIにおいて、後段の信号処理LSI
から演算結果入力ポートSIに供給された畳み込み演算結
果は遅延段数２段分（遅延時間２τ）だけ遅延されて演
算結果出力ポートSOから出力され、最終段の遅延回路D
M-1からみて４段前の遅延回路DM-5の出力信号を２段の
遅延回路DJ01およびDJ02によって遅延させた信号、つま
り、最終段の遅延回路DM-1の出力信号よりも上記演算結
果入力ポートSIおよび演算結果出力ポートSO間の遅延時
間２τだけ遅延時間の少ない遅延信号が遅延信号ポート
SOへ出力される。
から演算結果入力ポートSIに供給された畳み込み演算結
果は遅延段数２段分（遅延時間２τ）だけ遅延されて演
算結果出力ポートSOから出力され、最終段の遅延回路D
M-1からみて４段前の遅延回路DM-5の出力信号を２段の
遅延回路DJ01およびDJ02によって遅延させた信号、つま
り、最終段の遅延回路DM-1の出力信号よりも上記演算結
果入力ポートSIおよび演算結果出力ポートSO間の遅延時
間２τだけ遅延時間の少ない遅延信号が遅延信号ポート
SOへ出力される。
本実施例に係る信号処理LSIは、このように各段におい
て次段から畳み込み演算結果を受け取る際の遅れに見合
っただけ次段へ畳み込み演算の処理対象たる信号を引き
渡す時期を早めることで、カスケード接続する段数が大
きい場合であっても、不要な時間的損失を生じさせるこ
となく正常な畳み込み演算が行うものである。
て次段から畳み込み演算結果を受け取る際の遅れに見合
っただけ次段へ畳み込み演算の処理対象たる信号を引き
渡す時期を早めることで、カスケード接続する段数が大
きい場合であっても、不要な時間的損失を生じさせるこ
となく正常な畳み込み演算が行うものである。
以下、第２図に示すタイムチャートを参照し、この演算
回路の動作を説明する。時刻t0において、節点N0にサン
プル信号Xnが与えられたとすると、この時点における節
点N1のサンプル信号はサンプル信号Xnよりも（Ｍ−２）
・τだけ以前のサンプル信号Xn-M+2となる。同様に第２
段目の信号処理LSI21および第３段目の信号処理LSI23に
ついても、入力信号ポートDIと遅延出力ポートDOとの間
の遅延回路段数はＭ−２段であるので、節点N2のサンプ
ル信号はXn-2M+4、節点N3のサンプル信号はXn-3M+6とな
る。
回路の動作を説明する。時刻t0において、節点N0にサン
プル信号Xnが与えられたとすると、この時点における節
点N1のサンプル信号はサンプル信号Xnよりも（Ｍ−２）
・τだけ以前のサンプル信号Xn-M+2となる。同様に第２
段目の信号処理LSI21および第３段目の信号処理LSI23に
ついても、入力信号ポートDIと遅延出力ポートDOとの間
の遅延回路段数はＭ−２段であるので、節点N2のサンプ
ル信号はXn-2M+4、節点N3のサンプル信号はXn-3M+6とな
る。
時刻t0において、遅延回路D0〜DM-1から、サンプル信号
Xn-1〜Xn-Mが各々出力され、加算器A21によってこれら
の総和が演算される。従って、時刻t0における節点N1b
の信号値は、 となる。また、この時、第２段目の信号処理LSI22で
は、節点N1のサンプル信号Xn-M+2よりさらに時間τだけ
以前の連続したＭ個のサンプル信号列Xn-M+1〜Xn-M+2に
対する下記式（７）の畳み込み演算が行われる。
Xn-1〜Xn-Mが各々出力され、加算器A21によってこれら
の総和が演算される。従って、時刻t0における節点N1b
の信号値は、 となる。また、この時、第２段目の信号処理LSI22で
は、節点N1のサンプル信号Xn-M+2よりさらに時間τだけ
以前の連続したＭ個のサンプル信号列Xn-M+1〜Xn-M+2に
対する下記式（７）の畳み込み演算が行われる。
同様に、時刻t0において、第３段目の信号処理LSI23で
は、節点N2のサンプル信号Xn-2M+4よりさらに時間τだ
け以前の連続したＭ個のサンプル信号列Xn-2M+3〜X
n-3M+4に対する下記式（８）の畳み込み演算が行われ
る。
は、節点N2のサンプル信号Xn-2M+4よりさらに時間τだ
け以前の連続したＭ個のサンプル信号列Xn-2M+3〜X
n-3M+4に対する下記式（８）の畳み込み演算が行われ
る。
信号処理LSI23の演算結果入力ポートSIには常時、信号
「０」が与えられるので、上記畳み込み演算の結果が信
号処理LSI21における遅延回路DK02に相当する遅延回路
によってτだけ遅延され、第２段目の信号処理LSI22の
演算結果入力ポートSIに供給される。従って、時刻t0に
おいて、節点N5の信号値は、下記式（９）のようにな
る。
「０」が与えられるので、上記畳み込み演算の結果が信
号処理LSI21における遅延回路DK02に相当する遅延回路
によってτだけ遅延され、第２段目の信号処理LSI22の
演算結果入力ポートSIに供給される。従って、時刻t0に
おいて、節点N5の信号値は、下記式（９）のようにな
る。
そして、上記節点N5の信号は、信号処理LSI22に入力さ
れてさらにτだけ遅延され、信号処理LSI22内部におけ
る畳み込み演算結果｛上記式（７）相当｝と加算され
る。この場合、時刻t0における上記式（７）の畳み込み
演算結果は、時刻t0よりτだけ以前の節点N5の信号と加
算されるので、加算結果は、 となり、この式（10）に示す信号はτだけ遅延されて節
点N6に与えられる。従って、時刻t0における節点N6の信
号値は、 となる。同様に、節点N6の信号は信号処理LSI21に入力
されてさらにτだけ遅延され、信号処理LSI21内部にお
ける畳み込み演算結果｛上記式（６）相当｝と加算さ
れ、さらにτだけ遅延されて演算結果出力ポートSO（節
点N7）から出力される。従って、時刻t0における節点N7
の信号値は下記式（12）に示すものとなる。
れてさらにτだけ遅延され、信号処理LSI22内部におけ
る畳み込み演算結果｛上記式（７）相当｝と加算され
る。この場合、時刻t0における上記式（７）の畳み込み
演算結果は、時刻t0よりτだけ以前の節点N5の信号と加
算されるので、加算結果は、 となり、この式（10）に示す信号はτだけ遅延されて節
点N6に与えられる。従って、時刻t0における節点N6の信
号値は、 となる。同様に、節点N6の信号は信号処理LSI21に入力
されてさらにτだけ遅延され、信号処理LSI21内部にお
ける畳み込み演算結果｛上記式（６）相当｝と加算さ
れ、さらにτだけ遅延されて演算結果出力ポートSO（節
点N7）から出力される。従って、時刻t0における節点N7
の信号値は下記式（12）に示すものとなる。
そして、第２図に示すように、時刻t0から２τ経過した
時刻t2において、サンプル信号Xn〜Xn-3M+1に対する畳
み込み演算結果が出力される。第１図の演算回路では、
信号処理LSIを３段カスケード接続しているにも拘わら
ず、サンプル信号が入力されてからその畳み込み演算結
果が得られるまでの所要時間を２τに抑えることができ
る。この所要時間２τは、信号処理LSI21〜23の各々に
おける畳み込み演算処理に関係のない時間的損失によっ
て決定される。上述した第４図の構成の場合、各信号処
理LSI11〜13における畳み込み演算処理に関係のない時
間的損失の総和が演算回路全体の時間的損失となってい
たのに対し、第１図の構成では信号処理LSI1段分の時間
的損失のみによって演算回路全体の時間的損失が決定さ
れる。ここで、その理由を説明する。
時刻t2において、サンプル信号Xn〜Xn-3M+1に対する畳
み込み演算結果が出力される。第１図の演算回路では、
信号処理LSIを３段カスケード接続しているにも拘わら
ず、サンプル信号が入力されてからその畳み込み演算結
果が得られるまでの所要時間を２τに抑えることができ
る。この所要時間２τは、信号処理LSI21〜23の各々に
おける畳み込み演算処理に関係のない時間的損失によっ
て決定される。上述した第４図の構成の場合、各信号処
理LSI11〜13における畳み込み演算処理に関係のない時
間的損失の総和が演算回路全体の時間的損失となってい
たのに対し、第１図の構成では信号処理LSI1段分の時間
的損失のみによって演算回路全体の時間的損失が決定さ
れる。ここで、その理由を説明する。
信号処理LSI21にサンプル信号が入力されると、そのサ
ンプル信号は（Ｍ−２）τだけ遅延されて信号処理LSI2
2に入力される。また、信号処理LSI23には、入力時点か
ら２（Ｍ−２）τだけ遅延されて入力される。さらに４
段目以降に信号処理LSIを接続する場合、例えばＬ段目
の信号処理LSIには入力時点から（Ｌ−１）（Ｍ−２）
τだけ遅れてサンプル信号が入力される。そして、信号
処理LSI21の畳み込み演算結果はτ（遅延回路DK02に対
応）だけ遅延されて節点N7に出力され、信号処理LSI22
の畳み込み演算結果は３τ（遅延回路DK02,DK01および
信号処理LSI22内部での遅延）だけ遅延されて節点N7に
出力され、信号処理LSI23の畳み込み演算結果は５τだ
け遅延されて節点N7に出力される。さらに信号処理LSI
の段数が多い場合、例えばＬ段目の信号処理LSIの畳み
込み演算結果は（2L−１）τだけ遅延されて節点N7に戻
ってくる。
ンプル信号は（Ｍ−２）τだけ遅延されて信号処理LSI2
2に入力される。また、信号処理LSI23には、入力時点か
ら２（Ｍ−２）τだけ遅延されて入力される。さらに４
段目以降に信号処理LSIを接続する場合、例えばＬ段目
の信号処理LSIには入力時点から（Ｌ−１）（Ｍ−２）
τだけ遅れてサンプル信号が入力される。そして、信号
処理LSI21の畳み込み演算結果はτ（遅延回路DK02に対
応）だけ遅延されて節点N7に出力され、信号処理LSI22
の畳み込み演算結果は３τ（遅延回路DK02,DK01および
信号処理LSI22内部での遅延）だけ遅延されて節点N7に
出力され、信号処理LSI23の畳み込み演算結果は５τだ
け遅延されて節点N7に出力される。さらに信号処理LSI
の段数が多い場合、例えばＬ段目の信号処理LSIの畳み
込み演算結果は（2L−１）τだけ遅延されて節点N7に戻
ってくる。
信号処理LSI21〜23の伝達関数をF1（ｚ）〜F3（ｚ）、
４段目以降をF4（ｚ）,F5（ｚ），…,FL（ｚ）とする
と、第１図の演算回路の節点N0から節点N7に至る伝達関
数は、 となる。上記式（13）において、遅延要素z-M,z-2M,…,
z-(L-1)M等は畳み込み演算に必要不可欠な遅延要素であ
る。上記式（13）から明らかなように、各信号処理LSI
における畳み込み演算要素F1（ｚ）,F2（ｚ），…の前
段に介挿される遅延時間を節点N0から各演算要素を介し
節点N7に至るまでの経路に含まれる畳み込み演算と関係
のない遅延要素に相当する時間だけ少なくしてあるの
で、各演算要素の前後の遅延要素が相殺され、畳み込み
演算と関係のない遅延要素はz-1（遅延回路１段分）の
みとなる。すなわち、サンプル信号が入力されてから演
算結果が得られるまでの時間の内、畳み込み演算に関係
のない損失時間は信号処理LSIの段数には関係なく常に
一定時間となる。
４段目以降をF4（ｚ）,F5（ｚ），…,FL（ｚ）とする
と、第１図の演算回路の節点N0から節点N7に至る伝達関
数は、 となる。上記式（13）において、遅延要素z-M,z-2M,…,
z-(L-1)M等は畳み込み演算に必要不可欠な遅延要素であ
る。上記式（13）から明らかなように、各信号処理LSI
における畳み込み演算要素F1（ｚ）,F2（ｚ），…の前
段に介挿される遅延時間を節点N0から各演算要素を介し
節点N7に至るまでの経路に含まれる畳み込み演算と関係
のない遅延要素に相当する時間だけ少なくしてあるの
で、各演算要素の前後の遅延要素が相殺され、畳み込み
演算と関係のない遅延要素はz-1（遅延回路１段分）の
みとなる。すなわち、サンプル信号が入力されてから演
算結果が得られるまでの時間の内、畳み込み演算に関係
のない損失時間は信号処理LSIの段数には関係なく常に
一定時間となる。
「発明の効果」 以上説明したように、この発明は、入力信号ポートと、
遅延信号ポートと、演算結果入力ポートと、演算結果出
力ポートとを有し、前記入力信号ポートから入力される
信号に対して畳み込み演算を行う信号処理集積回路であ
り、当該信号処理集積回路の前記遅延信号ポートが次段
の信号処理集積回路の前記入力信号ポートに接続され、
当該信号処理集積回路の前記演算結果入力ポートが次段
の信号処理集積回路の前記演算結果出力ポートに接続さ
れるように複数個カスケード接続されることにより各信
号処理集積回路が行う畳み込み演算の畳み込み段数より
も大きな畳み込み段数の畳み込み演算を行う回路を構成
する信号処理集積回路であって、前記入力信号ポートか
ら入力される信号を各々所定の遅延時間だけ遅延させた
複数の遅延信号を発生する遅延手段を有し、前記複数の
遅延信号に所定の畳み込み演算用係数列を畳み込み、こ
の畳み込み演算の結果に前記演算結果入力ポートを介し
て入力される信号を加算して前記演算結果出力ポートへ
出力すると共に、 前記入力信号ポートから入力される信号を遅延させた信
号であって、前記複数の遅延信号の各遅延時間のうち最
長の遅延時間よりも前記演算結果入力ポートおよび演算
結果出力ポート間の遅延時間だけ短い遅延時間を有する
遅延信号を前記遅延信号ポートへ出力するようにしたの
で、カスケード接続する集積回路の段数と関係なく、演
算結果が得られるまでの時間的損失を短時間に抑えるこ
とができるという効果が得られる。
遅延信号ポートと、演算結果入力ポートと、演算結果出
力ポートとを有し、前記入力信号ポートから入力される
信号に対して畳み込み演算を行う信号処理集積回路であ
り、当該信号処理集積回路の前記遅延信号ポートが次段
の信号処理集積回路の前記入力信号ポートに接続され、
当該信号処理集積回路の前記演算結果入力ポートが次段
の信号処理集積回路の前記演算結果出力ポートに接続さ
れるように複数個カスケード接続されることにより各信
号処理集積回路が行う畳み込み演算の畳み込み段数より
も大きな畳み込み段数の畳み込み演算を行う回路を構成
する信号処理集積回路であって、前記入力信号ポートか
ら入力される信号を各々所定の遅延時間だけ遅延させた
複数の遅延信号を発生する遅延手段を有し、前記複数の
遅延信号に所定の畳み込み演算用係数列を畳み込み、こ
の畳み込み演算の結果に前記演算結果入力ポートを介し
て入力される信号を加算して前記演算結果出力ポートへ
出力すると共に、 前記入力信号ポートから入力される信号を遅延させた信
号であって、前記複数の遅延信号の各遅延時間のうち最
長の遅延時間よりも前記演算結果入力ポートおよび演算
結果出力ポート間の遅延時間だけ短い遅延時間を有する
遅延信号を前記遅延信号ポートへ出力するようにしたの
で、カスケード接続する集積回路の段数と関係なく、演
算結果が得られるまでの時間的損失を短時間に抑えるこ
とができるという効果が得られる。
第１図はこの発明の一実施例による信号処理LSIを用い
た演算回路の構成を示すブロック図、第２図は同実施例
の動作を示すタイムチャート、第３図は従来の一般的な
畳み込み演算回路の構成を示すブロック図、第４図は従
来の信号処理LSIを３段カスケード接続した演算回路の
構成を示すブロック図、第５図は第４図の演算回路の動
作を示すタイムチャートである。 21〜23……信号処理LSI、D0〜DM-1,DJ01,DJ02,DK01,DK
02……遅延回路、M0〜MM-1……乗算器、A21,A31……加
算器。
た演算回路の構成を示すブロック図、第２図は同実施例
の動作を示すタイムチャート、第３図は従来の一般的な
畳み込み演算回路の構成を示すブロック図、第４図は従
来の信号処理LSIを３段カスケード接続した演算回路の
構成を示すブロック図、第５図は第４図の演算回路の動
作を示すタイムチャートである。 21〜23……信号処理LSI、D0〜DM-1,DJ01,DJ02,DK01,DK
02……遅延回路、M0〜MM-1……乗算器、A21,A31……加
算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小長井 裕介 静岡県浜松市中沢町10番１号 ヤマハ株式 会社内 (56)参考文献 特開 昭62−132415（ＪＰ，Ａ) 特開 昭61−65616（ＪＰ，Ａ) 特開 昭57−208722（ＪＰ，Ａ) 特開 平２−268100（ＪＰ，Ａ) 特開 昭59−32215（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力信号ポートと、遅延信号ポートと、演
算結果入力ポートと、演算結果出力ポートとを有し、前
記入力信号ポートから入力される信号に対して畳み込み
演算を行う信号処理集積回路であり、当該信号処理集積
回路の前記遅延信号ポートが次段の信号処理集積回路の
前記入力信号ポートに接続され、当該信号処理集積回路
の前記演算結果入力ポートが次段の信号処理集積回路の
前記演算結果出力ポートに接続されるように複数個カス
ケード接続されることにより各信号処理集積回路が行う
畳み込み演算の畳み込み段数よりも大きな畳み込み段数
の畳み込み演算を行う回路を構成する信号処理集積回路
であって、 前記入力信号ポートから入力される信号を各々所定の遅
延時間だけ遅延させた複数の遅延信号を発生する遅延手
段を有し、 前記複数の遅延信号に所定の畳み込み演算用係数列を畳
み込み、この畳み込み演算の結果に前記演算結果入力ポ
ートを介して入力される信号を加算して前記演算結果出
力ポートへ出力すると共に、 前記入力信号ポートから入力される信号を遅延させた信
号であって、前記複数の遅延信号の各遅延時間のうち最
長の遅延時間よりも前記演算結果入力ポートおよび演算
結果出力ポート間の遅延時間だけ短い遅延時間を有する
遅延信号を前記遅延信号ポートへ出力するようにしたこ
とを特徴とする信号処理集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202634A JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
| US07/561,914 US5148384A (en) | 1989-08-04 | 1990-08-02 | Signal processing integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202634A JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0365813A JPH0365813A (ja) | 1991-03-20 |
| JPH0767065B2 true JPH0767065B2 (ja) | 1995-07-19 |
Family
ID=16460592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202634A Expired - Fee Related JPH0767065B2 (ja) | 1989-08-04 | 1989-08-04 | 信号処理集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5148384A (ja) |
| JP (1) | JPH0767065B2 (ja) |
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|---|---|---|---|---|
| US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
| JP2845114B2 (ja) * | 1993-12-29 | 1999-01-13 | ヤマハ株式会社 | 残響付与装置 |
| JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
| US8417750B2 (en) | 2004-10-13 | 2013-04-09 | Mediatek Inc. | Filters for communication systems |
| JP4894006B2 (ja) * | 2007-03-28 | 2012-03-07 | ヤマハ株式会社 | ミキシング処理回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208722A (en) * | 1981-06-18 | 1982-12-21 | Sony Corp | Digital filter |
| US4489393A (en) * | 1981-12-02 | 1984-12-18 | Trw Inc. | Monolithic discrete-time digital convolution circuit |
| JPS5932215A (ja) * | 1982-08-18 | 1984-02-21 | Sony Corp | デイジタル信号処理回路及び多段積和回路 |
| JPS6165616A (ja) * | 1984-09-07 | 1986-04-04 | Nippon Hoso Kyokai <Nhk> | 対称形ｆｉｒディジタルフィルタ |
| US4811259A (en) * | 1985-09-27 | 1989-03-07 | Cogent Systems, Inc. | Limited shift signal processing system and method |
| GB2181318B (en) * | 1985-10-04 | 1989-12-28 | Sony Corp | Two-dimensional finite impulse response filters |
| JPS62132415A (ja) * | 1985-12-04 | 1987-06-15 | Pioneer Electronic Corp | くし形フイルタ |
-
1989
- 1989-08-04 JP JP1202634A patent/JPH0767065B2/ja not_active Expired - Fee Related
-
1990
- 1990-08-02 US US07/561,914 patent/US5148384A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0365813A (ja) | 1991-03-20 |
| US5148384A (en) | 1992-09-15 |
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