JPH01319978A - ジョセフソン読み出し専用メモリの構築方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ジョセフソン読み出し専用メモリ（ＲＯＭ）
の構築方法に関し、特に、ジョセフソン・マスクＲＯＭ
として好適な改良に関する。

［従来の技術］ 最も基本的な素子構造として、対向する一対の超電導線
路間にクーパ対がトンネル可能な絶縁薄膜（トンネル絶
縁膜）を設けて成るジョセフソン接合は、これらを幾つ
か用いたり、他の受動素子・共々、種々の組合せ回路を
組むことにより、既存の半導体デバイスを用いて実現可
能なほとんどの論理回路動作に等しい動作を実現でき、
しかも、その速度が原理的にもかなり速いという特徴を
持っている。

そのため、将来の主たる応用として、いわゆるジョセフ
ソン・コンピュータの実現には大いなる期待が寄せられ
ているが、開発側ではこれに応えるため、すでに各種の
ゲート回路を始め、論理動作に必要な各回路要素の研究
、改良を盛んに行なっている。

そうした中に、マスクＲＯＭに関するものがある。

マスクＲＯＭとは、それ自体は周知のように、Ｘ−Ｙ二
次元メモリ空間中の各ビットの二値状態ないし論理値を
、ＲＯＭチップとして完成させるまでのいずれかの素工
程において製造者の側で固定的に書き込むものを言い、
特に、当該所望する論理パターン（二次元的な論理値の
組合せ配置）が、メモリ・チップ構成層群のどれかの層
（例えば配線層）をパターニング形成する際のマスク・
パターンに載せられることからそう呼ばれる。

しかるに従来、このマスクＲＯＭをジョセフソン接合を
用いて実現するのに最も合理的な手法として提案された
のは、単位のセル、すなわちＸ列Ｙ行に構成されたメモ
リ空間の各座標点に位置する各ビットを構成する各セル
に、公知の二接合スキッド（ＳＱＵＩＤ　：磁束量子干
渉デバイス）構造を選択的に用いる方式である。

と言うよりも、Ｘ−Ｙメモリ空間の各座標点に位置する
各ビットのいずれも、要すれば最終的に二接合スキッド
を作成可能な途中の半完成状態として置き、この二接合
スキッドがそのままに作成されたビットは例えば論理“
１”の書き込まれたビットとし、そうでなく、以後の製
作工程中にあって当該二接合スキッドの最終的な作成に
は至らず、その機能が失われるべくされたビットは論理
“０”の書き込まれたビットとするのである。

もちろん、上記の論理“１”　、“０”は逆に対応付け
ることも可能であるが、本書では以降、簡単のため、上
記のように二接合スキッドがその本来の機能を果たし得
る状態を論理“１”の記憶状態、そうでなく、二接合ス
キッドを作成可能であったのにそうされず、その機能が
失われた状態を論理“０”の記憶状態とする。

これをもう少し詳しく説明するため、まず、二接合スキ
ッドそれ自体の基本的な構成につき、第３図（Ａ）の等
価回路図に即して説明する。

二接合スキッド１０は回路電流線１２中に直列に挿入さ
れる超電導閉ループ１１を有し、この超電導閉ループ１
１中には一対のジョセフソン接合Ｊ、　、　Ｊ２が設け
られている。超電導閉ループ１１への回路電流線１２の
一対の接続点を境に考えると、これら一対のジョセフソ
ン接合Ｊ、　、　Ｊ２は、それぞれ一つづつ、左右の枝
回路に振り分けられている。

回路電流線１２の一端は、他のセルとの干渉を防止する
抵抗Ｒ，を介し、図示しない電流源のホット側に接続さ
れ、他端は図示のように一般に電流源のコールド側に接
地されると共に、閉ループ１１と並列には、この閉ルー
プ１１が後述のように電圧状態に遷移したとき、それま
で超電導閉ループ１１中を流れていた回路電流ＩＧを転
流させるための負荷抵抗ＲＬが付される。

超電導閉ループ１１にはさらに、仮想線の枠Ｍで囲って
示すように、制御電流■。を選択的に流す制御電流線１
４が誘導結合している。この誘導結合部Ｍを構成するた
めのインダクタンスは、実際には超電導閉ループ１１と
制御電流線１４にあって、互いに薄い絶縁膜を挟みなが
ら対向している部分の長さで決まる。

しかるに、超電導閉ループ１１内に配される一対のジョ
セフソン接合Ｊ、　、　Ｊ２は、回路電流線１２に与え
られる回路電流Ｉ。だけでは零電圧状態から電圧状態に
スイッチングせず、回路電流Ｉ（ｉの存在の下、制御電
流線１４に制御電流１ｃを流すと、その方向に応じ、誘
導結合部Ｍを介しての誘起電流の重畳（ちょうじよう）
により、どちらかが先に電圧状態に遷移した後、他方が
電圧状態に遷移するメカニズムを生起するよう、その臨
界電流値等が選択されている。

そしてこのように、回路電流Ｉ６と制御電流■。の相乗
効果により、結局は両ジョセフソン接合Ｊ、。

Ｊ２が共に電圧状態にスイッチングすると、回路電流Ｉ
Ｑは超電導閉ループ１１中から追い出されて負荷抵抗Ｒ
Ｌの方に転流し、当該負荷抵抗ＲＬの両端には有意の電
圧が生ずる。

そこで、従来のジョセフソン・マ゛スクＲＯＭでは、回
路電流Ｉ。を例えばビット電流ないし列選択電流とし、
制御電流■。をワード電流ないし行選択電流として、論
理“１”を不揮発的に記憶させるべきビットにはこうし
た二接合スキッド１０を構成しておき、これをして論理
“１”の記憶セル２１とする一方、論理“０”を不揮発
的に記憶させるべきビットには、ビット電流ないし列選
択電流Ｉａとワード電流ないし行選択電流ＩＣとが共に
供給されてそのビットが選択されても、上記のスイッチ
ング動作が生起しないように、製作工程中のいずれかの
工程におけるマスク・パターンにより、第３図（Ａ）図
示の二接合スキッド構造を崩すようにしている。

ただ、この二接合スキッド構成をどうやって崩すか、つ
まりは論理“０”の具体的な書き込み方には、従来、二
通りの方法があった。

一つは、超電導閉ループ１１内に形成されるべき一対の
ジョセフソン接合Ｊ、　、　Ｊ２を形成しないという手
法で、その結果は第３図（Ｂ）のようになり、超電導閉
ループ１１は単に超電導線路のみによる閉ループ線路１
５となる。

こうした論理″０”の記憶セル２２では、回路電流ない
し列選択電流Ｉ６と制御電流ないし行選択電流ＩＣとが
流されても、そもそもスイッチングすべきジョセフソン
接合がないのであるから、当該セル２２としての零電圧
状態が維持され、したがって、このような選択状態下に
おいてこのセル２２の負荷抵抗ＲＬには電流が流れない
という事実をして、このビットには論理“０”が不揮発
的に記憶されていることを知ることができる。

なお、以下においては、二接合スキッド・セル単体とし
て回路電流線１２と呼ばれている線路は、二次元ＲＯＭ
空間としては一般に同じ列に属するもの同志を直列にし
て電流源に接続する列選択線となるのでそう呼び、制御
電流線１４も、同じ行に属するもの同志を直列に接続す
る行選択線となるのでそう呼ぶ。したがフて当然、原則
として、電流■。は列選択電流Ｉ。、電流ＩＣは行選択
電流ＩＣと呼ぶ。ただし行列の概念は置換的であるから
、本書の約束とは逆に呼び習わしているＲＯＭチップが
あっても、その行、列を逆に呼べば、本書の説明がその
ままに適用できる。

本論に戻り、従来における論理“０”セルの構成手法の
他の一つは、本発明者等が以前に提案した手法で、超電
導閉ループ１１と行選択線１４との誘導結合部Ｍを形成
しないというものである。

つまり、第３図（Ｃ）中に模式的に白抜きの矢印ｆ、ｆ
で遠避ける方向に示されているように、行選択線１４を
バターニング形成するマスク・レベルにおいて、当該論
理“０”を記憶させるべきセル２３の行選択線１４の部
分は、超電導閉ループ１１から十分に離れた個所を通る
ようにバターニングし、各線路長さによって形成される
インダクタンス同志が互いには磁気的に影響し合わない
ようにするのである。

このようにしても、列選択電流１．と行選択電流ＩＣが
共に印加されたそのビットの選択状態下において、行選
択電流Ｉ。の影響は超電導閉ループ１１に及ばず、した
がって、当該超電導閉ループ１１内に含まれている一対
のジョセフソン接合Ｊ、　、　Ｊ２はスイッチングする
ことがないから、セル２３としての零電圧状態が維持さ
れ、これをして論理“Ｏ”の記憶状態と知ることができ
る。

一方、このような論理値決定の仕方をセル構造の方から
観察すると、第４．５図に即し、次のような説明をなす
ことができる。

まず第４図（Ａ）は、第３図（Ａ）に示されている論理
“１”セル２１の断面構造を示しており、同図（Ｂ）は
その平面構造を示している。

ここでまず、特に注目したいのは、従来のこの種の二接
合スキッド１０を利用してのマスクＲＯＭでは、当該ス
キッドの幾何構造に関し、いわゆる縦形構造が採用され
ていたということである。縦形構造とは、セルを物理的
に支持する基板３０の主面に対し、垂直な面内に超電導
閉ループＩＩを形成したものを言う。

すなわち、第４図（Ａ）　、　（Ｂ）に示されているよ
うに、従来の方法では、基板３０の上にまず、超電導閉
ループの半分を構成する下部導体層３１を形成する。図
示の場合、平面的に見てこの下部導体層：口はＴ字型を
しており、第４図（Ｂ）では上に伸びたＴ字の脚が列選
択、１ｊｉｊ１２の第３図中における接地側への接続部
分、横棒部分が超電導閉ループ１１の半分を形成してい
る。

Ｔ字の横棒部分の対向する二個所には、ジョセフソン接
合が形成された場合、そのトンネル絶縁膜となる絶縁薄
膜部３３　、３３が形成されるが、これは極めて薄いた
め、第４図（Ａ）にて太く塗り潰した線状ないし帯状の
領域３３で示している。実際上も、これは下部導体層３
１の表面酸化等により得られる。

しかるに、このトンネル絶縁１１ｉ３３　、３３のある
所を除き、下部導体層３１の上には、第４図（八）の方
に良く示されているように、十分に厚い層間絶縁膜３４
が形成され、その後、トンネル絶縁膜３３　、３３と層
間絶縁膜３４の上に、超電導閉ループ１１の残りの半分
と、これを列選択線１２の第３図中におけるホット側に
接続させるパターンとを構成する上部導体層３２が形成
される。図示の場合、この上部導体層３２も、第４図（
Ｂ）に示されるように丁字形状をしており、その脚の部
分が列選択線１２、横棒部分が超電導閉ループの半分を
形成している。

こうしたことから、トンネル絶縁膜３３　、３３と、こ
れを挟む一対の導体部分とで一対のジョセフソン接合Ｊ
、　、　Ｊ２が形成され、基板３０に対して垂直な関係
の縦形超電導閉ループ１１が形成される。

超電専門ルーブト１に対し、誘導結合するワード線ない
し行選択線１４は、第４図（Ａ）に示されているように
、上記の上部導体層３２の上に形成した適当なる厚味の
絶縁膜３５の上に形成され、かつ、平面的には、第４図
（Ｂ）の方に良く示されているように、上部導体層３２
の真上を通り越すようにされていて、当該上部導体層３
２との間で誘導結合部Ｍを形成するべく図られている。

このような縦形二接合スキッドｌＯから構成された論理
“１”セル２Ｉに対し、第３図（Ｂ）に示される等価回
路に従うべく、論理“０”セル２２を構成しようとする
場合には、上記のトンネル絶縁膜３３　、３３を形成し
ないようにし、第５図（Ａ）に示されるように、論理“
１”セル２Ｉでは当該トンネル絶縁膜３３　、３３のあ
った位置３３’、３３°にて、下部導体層３１と上部導
体層３２とが直接にオーミック接触するように図る。

このようにすれば、Ｍ電導閉ループは単なる線路のみか
ら成る第３図（Ｂ）中の超電導閉ループ線路１５となり
、ジョセフソン接合を含まないものとなって、列選択電
流Ｉ６と行選択電流Ｉｃ０）重畳によってもセルとして
電圧状態に遷移することのない、論理“０”セル２２と
することができる。

対して、第３図（Ｃ）にて説明したように、本発明者が
以前に提案していた、行選択線１４と超電導閉ループ１
１との成す誘導結合部Ｍを消失させるという手法に従っ
た場合には、第５図（Ｂ）に示されているように、行選
択線１４を当該セルの部分で超電導閉ループＩＩの上部
導体層３２から平面的に十分踵れた個所を通るように迂
回させ、このビットの部分では、行選択電流ＩＣが超電
導閉ループ１１に有意の！２９を与えないようにする。

なお、二次元マスクＲＯＭ空間としては図示がないが、
先に少し述べたように、各メモリ・セルは同じ列に属す
るもの同志、同じ列選択線１２にて直列に接続され、同
じ行に属するもの同志、同し行選択線１４にて直列に接
続される。

［発明が解決しようとする課題］ 以上、ジョセフソン・マスクＲＯＭを構成するために論
理“１”　、“０”の各不揮発的な記憶素子を作成する
に際し、従来採用されていた二側につき説明したが、特
に論理“０”のメモリ・セル作成に関し、一方はジョセ
フソン接合そのものをなくすという手法を採り、他方は
超電導閉ループとワード線ないし行選択線との誘導結合
を消失させるという手法を採るという点で違いはあるも
のの、なお両者に共通する構成と、それに伴う欠点が認
められた。

まず第一に、論理“０”の記憶セルを作成するため、第
５図（Ａ）か（Ｂ）の手法を採るにしても、それらに各
対応する等価回路図である第３図（Ｂ）や（Ｃ）を見る
と明らかなように、ジョセフソン接合を含むか含まない
かの相違はあっても、とにがくも超電導閉ループである
ことには変わりのない閉ループ・パターン１１または１
５がセル中にそのまま残るという共通点があり、これが
重大な問題をを生む。

つまり、これら超電導閉ループ１１または１５は、それ
らがむしろ論理“０”の記憶セル中にあるが故、ビット
選択状態の如何にかかわらず、常に、磁束の影響を受は
易い言わば“生きた”状態となっているので、フラック
スをトラップし易く、この種の外乱に極めて弱くなるの
である。

実際上、ジョセフソン・マスクＲＯＭとして構成される
場合には、極めて多くのビット数を集積するから、論理
“０”とすべきビット数もまた多くなり、このように数
多くの論理“Ｏ”セル中に全て、一つづつ超電導閉ルー
プが無駄に存在するということは、それだけ誤動作の要
因も増すことになって決して望ましいとは言えず、信ｒ
ｕ’ｔの観点からも大いなる疑問となる。

次に、幾何構造上の制約に起因する特性的な問題もある
。

既述のように、従来の手法では、論理“１”の記憶セル
２１として二接合スキッドＩＯを作成、オアー場合にも
、これを縦形構造に限定して考えていた。

これは従来、個々のセルの占有面積縮小化を図り、高集
積密度を達成することを第一義としていたからである。

しかるに、こうした第４図（Ａ）に示されるような縦形
構造とすると、超電導閉ループ中に形成されるインダク
タンスの両端を短絡し、スイッチング動作に適当なる制
動を掛けるダンピング抵抗を設ける余地がない。

事実、従来のマスクＲＯＭ用二接合スキッドｌＯは、第
３図（八）の等価回路とほとんど同じとなっていて、超
電導閉ループｌｌ中にはインダクタンス（所定長さの導
体線路）と一対のジョセフソン接合Ｊ＋　、　Ｊ２Ｌ／
か含まないため、ビット選択時に一方のジョセフソン接
合Ｊ、がスイッチングして他方のジョセフソン接合Ｊ２
側に支配的に電流が流れ、これをもスイッチングさせよ
うとしたとき、先にスイッチングしていたジョセフソン
接合Ｊ、がすでに自己リセットしていて、ために、後か
らジョセフソン接合Ｊ２がスイッチングしても、列選択
電流Ｉ６は負荷抵抗ＲＬの方に転流せず、この最初にス
イッチングしたｔ＆、自己リセットしているジョセフソ
ン接合島の方に再び転流し、以降、こうした共振現象を
相当な時間に亙り繰返すという問題を生ずる。

本発明は、こうした従来においてのジョセフソン・マス
クＲＯＭ実現に際する各問題に鑑み、原則として二値論
理状態の一方を二接合スキッド機能を呈するといつ状態
で定義し、他方を当該スキッド機能を失わせた状態で定
義する場合、当該スキッド機能を失わせた結果としての
各ビットあたりのセル構造中に超電導閉ループが残らな
いようにし、また、要すれば構造的にダンピング抵抗を
設けることもできるようにすることを目的として成され
たものである。

もちろん、論理“１”　、“０”の設定、すなわち各セ
ルを二接合スキッドとして構成するか、そうでなく、そ
の機能のないものとして構成するかの製作時における選
択、つまりは二次元ＲＯＭ空間に与える論理パターンの
設定は、極力、簡単に行なえるようにとも図っている。

［課題を解決するための手段］ 本発明は上記目的達成のため、同じ列に属するもの同志
は列選択線で、同じ行に属するもの同志は行選択線で、
互いに直列に接続した複数個の不揮発性メモリ・セルを
共通基板上の各ビット位置に作成し、それら複数個のメ
モリ・セルの中、二値論理値の一方を不揮発的に記憶さ
せるべきメモリ・セルは二接合スキッド構成として作成
し、対して二値論理値の他方を不揮発的に記憶させるべ
きメモリ・セル、は二接合スキッド機能を呈しないよう
に構成するという概念に従ったジョセフソン読み出し専
用メモリの構築方法として、次の工程０〜■を少なくと
も必須とする方法を提案する。

■　二接合スキッドの構成子の一つとなる超電導閉ルー
プ線路の一部を切開いた半完成ループ・パターンを共通
基板上の各ビット位置に全て形成する工程。

■　形成された全ての半完成ループ・パターンの上記切
開かれて対向する部分の上に、それぞれ最終的に二接合
スキッドが形成されたときに一対のジョセフソン接合の
各トンネル絶縁膜となる計一対の絶縁薄膜部を形成する
工程。

■　上記形成された全ての半完成ループの上に、層間絶
縁膜を挟んで該半完成ループに誘導結合する行選択線パ
ターンを形成する工程。

■　上記二値論理値の一方を不揮発的に書き込むへきビ
ットでは、上記一対の絶縁薄膜部の双方に接するループ
完成用パターンを形成し、上記半完成ループを、一対の
ジョセフソン接合を含み上記列選択線に直列に挿入され
る超電導閉ループとして完成させて横型二接合スキッド
を構成する一方、これと同時に、上記二値論理値の他方
を不揮発的に書き込むべきビットでは、上記絶縁薄膜部
の双方に接することなく、上記半完成ループを閉ループ
として完成させず、その一部に接触することにより、短
絡線路を上記列選択線に直列に挿入した回路とする短絡
線路パターンを形成する論理パターン書き込み工程。

そしてさらに、これら工程０〜■に加え、少なくとも上
記論理パターン書き込み工程■の前に、上記各ビット位
置の全てにおいて上記半完成ループにより取囲まれる基
板上の面積部分に抵抗パターンを形成する工程０と、そ
の後、この抵抗パターンの両端を上記半完成ループの上
記切開かれて対向する部分間に接続する抵抗接続パター
ンの形成工程のをも有するジョセフソン読み出し専用メ
モリの構築方法も提案する。

また、このような構成に従い、ジョセフソン読み出し専
用メモリを構築する場合、半完成ループに誘導結合する
行選択線パターンを形成する工程Ｏや、抵抗接続パター
ンを形成する工程のと、各ビットごとに記憶させるべき
論理値を決定する論理パターン書き込み工程■とは、同
一のマスクの使用に基づく同時の工程とすることができ
、それら全ての工程■、■、■を同一のマスクの使用に
基づく同時の工程とすることもできる。ただし、抵抗接
続パターンは、二接合スキッドを構成すべきビットにお
いてのみ、形成しても良い。

［作用および効果コ 本発明によると、上記の論理パターン書き込み工程■に
おいて、ループ完成用パターンを形成するか単なる短絡
線路パターンを形成するかにより、そのメモリ・セルご
と、すなわち各ビットごとの不揮発的な論理値が決定さ
れる。

換言すれば、ループ完成用パターンを除き、二接合スキ
ッドを構成するに必要な各構成子は、全てのビットに共
通に製作して良いものとなる。

そして、二接合スキッドを構成するためのループ完成用
パターンと、構成しないための短絡線路パターンとは、
同時の工程で形成されるものであるから、二次元ＲＯＭ
空間に与える所望の論理パターンの書き込みは、同一の
マスクにおけるこれら線路パターンの二次元的な組合せ
配置で実現でき、したがってまた、論理パターンの変更
は、この−枚のマスクを換えれば良いだけになる。

さらに、一般に各メモリ・セルの保護用絶縁膜とかパッ
ケージング等を考えず、素子として基本機能が完成する
ステップを最終ステップとすれば、上記マスクに載せて
の論理パターンの書き込みはこの最終ステップに集約す
ることができ、あらかじめ他の部分は半完成状態として
置くことができる。そのため、この状態において論理パ
ターンが与えられれば、これに対応してどのビットには
ループ完成用パターンを、またどのビットには短絡線路
パターンを形成するという決定をなし、これに応じたマ
スクを作成し、それらパターンを形成するだけで、直ち
に所望の論理パターンを有するＲＯＭチップを製作可能
である。

こうしたことから、まず、本発明の効果の一つとして、
論理パターン形成の簡便さが挙げられる。

また、二接合スキッド機能を与えないと決定したメモリ
・セルには、上記のように、半完成ループを閉ループと
して完成させず、その一部に接触することにより、短絡
線路を上記列選択線に直列に挿入した回路として目的を
達成しているので、従来のように何等機能することのな
い超電導閉ループが残り、これに磁束がトラップされて
不具合を生ずる等のおそれがない。

そのため、本発明の第二の効果として、磁気的外乱に強
く、信頼性の高いジョセフソン・マスクＲＯＭを提供す
ることができる。

さらに、上記本発明の構成に明らかなように、二接合ス
キッドとして作成されるメモリ・セルにおいても、その
幾何構造上の分類は横形スキッドとなる。あらかじめど
のビットにも形成して置く半完成ループは基板の面上に
形成されるものであり、その切開かれて対向する端部相
互に形成されている絶縁薄膜を接続し合うパターンだけ
、ループ完成用パターンとしてその上層に形成されるに
過ぎない。

したがって、当該半完成ループにより取囲まれる基板上
の面積部分に抵抗パターンを形成することができ、この
抵抗パターンの両端を半完成ループの上記切開かれて対
向する部分間に抵抗接続パターンで接続することができ
る。

これはもちろん、二接合スキッドとして作成されるメモ
リ・セルにおいて、ダンピング抵抗を付与し侍ることを
意味している。

したがって本発明の第三の効果として、従来のこの種の
ジョセフソン・マスクＲＯＭではダンピング抵抗を形成
する余地がなかったがため、既述した共振現象を生起し
、動作上、不安定となることもあったのに対し、当該共
振現象を良く抑え込み、高速動作の安定化を図り得ると
いう効果も期待できる。

なお、行選択線パターンとか抵抗接続パターンは、未発
明の原理からすれば、何も論理パターン書き込み工程と
は同一の工程でなくとも良いが、これを同一工程とする
と、実質的に全工程数を減らすことができる。もちろん
、行選択線パターンにはメモリ・セルに書き込むべき論
理値の如何にかかわらず、何等の変更も要しないし、抵
抗接続パターンも、原則として変更を要しない。

ただ、この抵抗接続パターンをも、論理パターン書き込
み工程において使用するマスクにて一緒に形成する場合
には、二接合スキッドを作成すべきメモリ・セルにおい
てのみ、これを有効に形成するようにしても良い。

そうでなく、この抵抗接続パターンに関しては、不揮発
的に記憶すべき論理値の如何にかかわず、全てのビット
に共通に製作するものとした場合、抵抗を有する閉ルー
プが形成される場合もある。

もっとも、抵抗を有する閉ループなのであるから、仮に
この閉ループに磁束が一時的にトラ・ツブされるような
ことがあっても、これによって生ずる環電流は当該抵抗
によって熱変換されて速やかに消費され、従来のように
無駄に残った超電導閉ループ中をいつまでも流れ得るよ
うな状態にはならないので、それでも不安はないが、で
きれば上記のように、この抵抗も、二接合スキッドを構
成すべきセルにおいてのみ、有効に超電導閉ループに対
して接続されるように、−接合スキ・ｌドとして構成し
ないセルではこの抵抗接続パターンを当該抵抗の両端な
いし少なくとも一端側に関し、作成しないようにすると
良く、こうすれば磁気的な外乱には最も強い状態を具現
することができる。

［実　施　例］ 第１図にはＸ列Ｙ行の各ビット位置に設けられるジョセ
フソン・マスクＲＯＭ用メモリ・セルとして、本発明に
従フて構成された論理“１″の不揮発的記憶セルと論理
“０”の不揮発的記憶セルが示されている。

先の約束に従い、二接合スキッド機能を呈し得るメモリ
・セルを二値論理値の中、論理“１”を記憶したセルと
すると、第１図（八）がこの二接合スキッド４０による
論理“１”セル４１を示し、第１図（Ｂ）が論理“０”
セル４２を示している。第１図（Ｃ）は第１図（Ｂ）の
回路をさらに等価回路上、簡略化して示したものである
。

ただし、すでに説明した従来のメモリ・セルとの相違を
むしろ良く表すために、本発明に従って構成されたメモ
リ・セル４１　、４２においても、対応する構成子には
当該従来例に関して用いた対応する符号を付して説明す
る。

第１図（八）に示されるように、論理“１”セル４１と
しては、その最も基本的な二接合スキッド構成４０とし
て、第３図（八）に示された従来の論理“１″セルにお
ける二接合スキッド構造１０とその等価回路図において
同一となるものを使用しても構わない。

しかし、本発明においては、すでに述べたように、また
この実施例に関し後述する所からも明らかなように、幾
何構造的には横形スキッド構造であって、要すればダン
ピング抵抗４３を形成する余地があるので、こわを用い
るのが望ましい。従来例においては、それが縦形構造に
限定されていたがため、望んでも用い得なかったもので
ある。

なお、このダンピング抵抗４３の接続位置やその作用は
、公知の二接合スキッドに関して知られている通りであ
って、超電導閉ループ１１に見込まれるインダクタンス
の両端を短絡する位置に設けられ、スイッチング動作時
の共振現象を防止ないし低減する効果がある。

すなわち、これもすでに述べたように、回路電流線ない
し列選択線１２に列選択電流（回路電流）Ｉ６を流した
状態下において、超電導閉ループ１１と磁気結合部Ｍを
介して誘導結合した制御電流線ないし行選択線１４に行
選択電流（制御電流）Ｉｃを流し、列選択電流■６とこ
の行選択電流ＩＣによる誘起電流との相乗効果で超電導
閉ループ１１中に形成されているジョセフソン接合Ｊ、
　、　＋２のいずれか一方をまず電圧状態にスイッチン
グさせた後、他方のジョセフソン接合を電圧状態にスイ
ッチングさせた際、先にスイッチングしていたジョセフ
ソン接合が自己リセットしていて、こちらに電流が戻る
という不都合な共振現象を抑え、安定なスイッチング動
作を生起することができる。

もちろん、このようにして両ジョセフソン接合、１．、
、＋２が電圧状態に遷移すれば、セル４１としての電圧
状態へのスイッチング動作となり５列選択電流■６は超
電導閉ループ１１に並列に接続された負荷抵抗ＲＬの方
に転流し、もってこのセル４１が論理“１”を不揮発的
に記憶したセルであることを外部回路で知ることができ
る。

こうした本発明の論理“１”セル４１に対し、論理“０
”セル４２は、第１図（Ｂ）に示さ九るような等価回路
構成とされる。先の論理“１”セル４１で超電導閉ルー
プ１１を構成していた超電導線路の一部分４５が、図中
、仮想線で示されるように作成されることがなく、代わ
って実線で示されているように、実際に作られた線路部
分４６の一部に列選択線１２を接続する短絡線路４４が
設けられている。

そして望ましくは、この実施例の場合、ダンピング抵抗
の少なくとも−＊　ｐ　＋にても、模式的に断線記号“
」”で示しされているように、線路部分４６への導通が
断たれていると良い。

後述の作成工程に関する説明を参照すると明らかになる
ように、第１図（Ｂ）中で実線で示され、この論理“０
”セル４２においても実際に形成される線路部分４６は
、本発明要旨構成中に言う、全てのビット位置に共通に
形成される半完成ループ・パターン４６であり、また、
仮想線で示されることにより、この論理“Ｏ”セル４２
では形成されなかった線路部分４５は、第１図（Ａ）の
論理“１”セルないし二接合スキッド旧を作成するため
のループ完成用パターン４５となる。なお、ループ完成
用パターン４５を形成しないということは、実質的に一
対のジョセフソン接合、１．、、＋２も形成しないこと
になる。

このようにしであると、他の部分は論理“１″セル４Ｉ
と同じに作ってあっても、もフと簡単に第１図（Ｃ）に
示されるように、当該論理“Ｏ”セル４２は、言わば単
に列選択線１２中に超電導短絡線路４４を直列に挿入し
ただけのものとなるため、行選択線１４に対し、一部、
この線路４４（ないし半完成ループ・パターン部４６）
とが誘導結合（Ｍ’）していても、列選択電流Ｉ。と行
選択電流ＩＣの相乗効果で列選択電流ＩＧが負荷抵抗Ｒ
Ｌの方に転流する動作は生じない。

こうしたことから、本発明に従って作成される論理“０
”セル４２では、従来のように無駄に超電導閉ループが
残ることがなく、磁束トラップ要因がないため、単体の
セルとしてはもとより、メモリ・チップ全体としてのノ
イズ耐性を上げることができ、動作の信頼性を高めるこ
とができる。

第２図には、上記のような論理“１”セル４１と論理“
０”セル４２とを選択的に各ビット位置にて作成する場
合の本発明に従う合理的な一手法が示されている。

第２図（Ａ）は−ビット分に関してしか示していないが
、Ｘ列Ｙ行の計Ｘ−Ｙ個のビット位置の全てに、あらか
じめ共通にバターニング形成して良い構成部分を示して
いる。

図面紙面となる基板には、ループ形状の一部を切開いた
形状とした結果、その切開き部分を挟む対向端部４７　
、４７を有し、かつ、望ましくは当該両対向端部４７　
、４７から等距離の部位に、ホット側ないしコールド側
の列選択１ｉ１２が接続する半完成ループ・パターン４
６が形成されている。ちなみに本書における“ループと
は、円環状のものに限定されず、実際にも図示のように
矩形枠形状のものも含み、要は一周して元に戻る形状を
指す。

半完成ループ・パターン４６は、他の超電導線路共々、
当然にニオブや窒化ニオブ等、超電導体で形成されるも
のであるが、上記の対向端部４７　、４７の表面上には
、当該対向端部部分における超電導体を下部電極とする
ジョセフソン接合を将来、選択的に形成するため、ジョ
セフソン接合におけるトンネル絶縁膜となる絶縁薄膜部
４８　、４８が形成されている。これは、対向端部４７
　、４７の表面酸化によって得ても良いし、別途、酸化
シリコン膜等により作成しても良い。

一方、半完成ループ・パターン４６にて囲まれる基板表
面上の面積領域内には、そのビット位置におけるメモリ
・セルが二接合スキッドとして作成される場合、そのダ
ンピング抵抗となるべき抵抗パターン４３も形成されて
いる。この材質としては、例えばモリブデンとかパラジ
ウム等がある。

このような各部材の上に、平面図としては表すことがで
きないが、適当なる厚味の層間絶縁膜を形成する。ただ
し、絶縁薄膜部４８　、４８の表面部、抵抗パターン４
３の少なくとも両端部（一般には全面）、そして後述す
る抵抗接続パターン４９　、４９と半完成ループ・パタ
ーン４６とのオーミック接触形成用のコンタクト開口部
５０（第２図Ｂ、Ｃ）はこの層間絶縁膜により覆われる
ことのないよう、露呈した状態として置く。

ここまでは、既述のように、二次元ＲＯＭ空間の全ビッ
ト位置に共通に作成して良いもので、この後、各ビット
ごとに実現すべき論理値が“１”であるか“０”である
かにより、そのビットにおける各配線層作成のためのマ
スク・パターン形状を変える。

第２図（Ｂ）は最終配線層マスク・パターンに基づいて
形成された論理“１”セル４１の平面形状を示している
。

このときに用いるマスク自体は図示していないが、これ
には当該論理“１”を書き込むべきビット位置に、ルー
プ完成用パターン４５、行選択線パターン１４、そして
抵抗接続パターン４９　、４９を形成するためのパター
ン情報が含まれている。

そして、これにより形成されたループ完成用パターン４
５は、コールド側ないしホット側の列選択電流！２に接
続する部分と、半完成ループ・パターン４６の対向端部
４７　、４７の上にあらかじめ形成してあったトンネル
絶縁膜形成用の絶縁薄膜部４８　、４８の上に共通に接
する線路部分とを有し、したがって、第１図（Ａ）に示
される論理“１”セルの必須構成子の一つである超電導
閉ループＩＩを完成し、これを列選択線１２中に直列に
挿入すると共に、当該超電導閉ループ１１中に含まれる
一対のジョセフソン接合Ｊ、　、　Ｊ２も同時に形成す
るものとなる。

また、行選択線パターン１４は、その下の層間絶縁膜（
図示せず）を介して上下に対向する関係で半完成ループ
・パターンと誘導結合し、第１図（＾）中に示される誘
導結合部Ｍが形成される。

さらに抵抗接続パターン４９　、４９は、抵抗パターン
４３の両端をコンタクト部５０　、５０を介し、半完成
ループ・パターン４６の対向端部４７　、４７間に直列
に接続し、これをして第１図（Ａ）中に示されているよ
うに、超電導閉ループＩＩに見込まれるインダクタンス
の両端に並列にダンピング抵抗４３を挿入した等価回路
を実現するものとなる。

このようにして、本発明に従う論理“１”セル４１が作
成されるが、先に少し述べたように、半完成ループ・パ
ターン４６に対し、一般に対向端部４７　、４７から等
距離の部位に回路電流線ないし列選択線１２の接続パタ
ーン部が形成されているのは、当該列選択線１２の接続
点から見て、左右に等しい値のインダクタンスを形成す
るためである。こうなっていると、行選択線１４に流す
行選択電流■。の方向にはこのセルの感度が支配されず
、メモリ・チップとして実際に使用する場合、都合の良
い方向に行選択電流ＩＣを流すことができる。

これに対し、第２図（Ｃ）は、第２図（Ａ）に示される
全ビット共通の仮構成状態から、同様に最終配線層マス
ク・パターンに基づき、論理“０”を書き込むべき位置
に形成された論理“０”セル４２の平面形状を示してい
る。

特徴的なのは短絡線路パターン４４であって、これには
一方のコンタクト部５０を介し、半完成ループ・パター
ン４６の一端部４７を列選択電流１２に接続する部分し
かない。

したがフて、第１図（Ｂ）または（Ｃ）に示される”論
理“０”セル４２の等価回路構成が実現され、列選択線
１２のホット側とコールド側を単に接続する機能しか示
さないため、列選択電流Ｉ６と行選択電流ＩＣとが共に
印加されるこのビットの選択状態下においても、負荷抵
抗ＲＬ側への列選択電流１．の転流はなく、所期の結果
が得らえる。

ただし、この実施例の場合、抵抗接続パターン４９　、
４９に関しては、この論理“０”セル４２ではその両端
共、全く形成していないが、論理“１”セルと論理“０
”セルとの間のパターン設計の共通性を高め、より簡単
化する上で必要な場合には、第２図（Ｂ）図示の論理“
１”セルと同様、この論理“０”セルでも抵抗接続パタ
ーン４９　、４９を形成してしまっても良い。

こうした場合、第１図（８）の等価回路中、切断されて
いる部分Ｐｌが接続されることになり、半完成ループ・
パターン４６の線路長によるインダクタンスと抵抗４３
とによる閉ループが形成される。しかし、これも先に述
べたように、従来のセルにおいて超電導閉ループが残る
場合とは異なり、当該抵抗成分があるので、不測の磁束
トラップ等の問題は原則として心配なく、等価回路的に
はやはり、第１図（Ｃ）に示された回路が満足されてい
ると見て差支えない。

またこの実施例では、最終配線層形成工程は、上記のよ
うに各ビット位置ごとに与えるべき論理値に応じて選択
されるループ完成用パターン４５とか短絡線路パターン
４４のみならず、行選択線パターン１４や、論理“１”
セル用の抵抗接続パターン４９も一緒に形成する工程と
しており、これが最も工程数を削減し、マスク使用頻度
が少ないことからマスク位置合せ精度を高く採れる点で
望ましいものの、抵抗接続パターン４９　、４９等は、
既述のように、論理“Ｏ”セル４２にも作って構わない
から、このパターン４９　、４９や行選択線パターン１
４等は、−工程増えるがこれもあらかじめ全ビット位置
の全メモリ・セル用として作成してしまって置いて、与
えるべき論理値に応じ、各ビット位置ごとにループ完成
用パターン４５を形成するか短絡線路４４を形成するか
の振り分けのみを、当該論理パターンの如何に応じて変
更可能な一枚のマスクに基づき、決定、作成するように
しても良い。

【図面の簡単な説明】

第１図は、本発明のジョセフソン読み出し専用メモリ構
築方法に従って構成されたマスクＲＯＭ中、論理“１”
を記憶したセルと論理“０”を記憶したセルの相違を示
す等価回路図。 第２図は、本発明に従う一実施例として、論理“１”を
不揮発的に記憶するジョセフソン・メモリ・セルと論理
“０”を不揮発的に記憶するジョセフソン・メモリ・セ
ルを作成する場合、共通に採用できる所までの工程と、
論理パターンに応じ、専用のパターンを用いる論理パタ
ーン書き込み工程の説明図。 第３図は、従来のジョセフソン・マスクＲＯＭにおける
論理“１″　、“０″の設定方法を等価回路的に説明す
る説明図。 第４図は、従来の縦形スキッド構造を用いた論理“１”
セルの概略構成図。 第５図は、従来の論理“０”セル構成法の説明図。 である。 図中、１１は超電導閉ループ、１２は回路電流線ないし
列選択線、１４は制御電流線ないし行選択線、４０は本
発明に従う横型二接合スキッド、４１は論理“１”セル
、４２は論理″’ｏ”セル、４３はダンピング抵抗、４
４は短絡線路パターン、４５はループ完成用パターン、
４６は半完成ループ・パターン、４７は半完成ループ・
パターンの切開かれた端部、４８はジョセフソン接合の
トンネル絶縁膜となる絶縁薄膜部、４９は抵抗接続パタ
ーン、５０はコンタクト部、Ｊ、　、　Ｊ、はジョセフ
ソン接合、Ｍは制御電流線ないし行選択線と超電導閉ル
ープとの誘導結合部、■６は回路電流ないし列選択電流
、ＩＣは制御電流ないし行選択電流、である。

Claims (6)

【特許請求の範囲】
1. （１）同じ列に属するもの同志は列選択線で、同じ行に
   属するもの同志は行選択線で、互いに直列に接続された
   複数個の不揮発性メモリ・セルを共通基板上の各ビット
   位置に作成し、それら複数個のメモリ・セルの中、上記
   列選択線を流れる電流と行選択線を流れる電流との相乗
   効果で電圧状態にスイッチングする二接合スキッドとし
   て作成されたメモリ・セルは二値論理値の一方を記憶し
   たメモリ・セルとし、該二接合スキッド機能を呈しない
   ように作成されたメモリ・セルは上記二値論理値の他方
   を記憶したメモリ・セルとするジョセフソン読み出し専
   用メモリの構築方法であって； 上記二接合スキッドの構成子の一つとなる超電導閉ルー
   プ線路の一部を切開いた半完成ループ・パターンを上記
   共通基板上の上記各ビット位置に全て形成する工程と； 該形成された全ての半完成ループ・パターンの上記切開
   かれて対向する部分の上に、それぞれ最終的に二接合ス
   キッドが形成されたときに一対のジョセフソン接合の各
   トンネル絶縁膜となる計一対の絶縁薄膜部を形成する工
   程と；上記形成された全ての半完成ループの上に、層間
   絶縁膜を挟んで該半完成ループに誘導結合する行選択線
   パターンを形成する工程と； 上記二値論理値の一方を不揮発的に書き込むべきビット
   では、上記一対の絶縁薄膜部の双方に接するループ完成
   用パターンを形成し、上記半完成ループを、一対のジョ
   セフソン接合を含み上記列選択線に直列に挿入される超
   電導閉ループとして完成させて横型二接合スキッドを構
   成する一方、これと同時に、上記二値論理値の他方を不
   揮発的に書き込むべきビットでは、上記絶縁薄膜部の双
   方に接することなく、上記半完成ループを閉ループとし
   て完成させず、その一部に接触することにより、短絡線
   路を上記列選択線に直列に挿入した回路とする短絡線路
   パターンを形成する論理パターン書き込み工程と； を有して成るジョセフソン読み出し専用メモリの構築方
   法。
2. （２）少なくとも上記論理パターン書き込み工程の前に
   、上記各ビット位置の全てにおいて上記半完成ループに
   より取囲まれる基板上の面積部分に抵抗パターンを形成
   する工程と； その後、該抵抗パターンの両端を上記半完成ループの上
   記切開かれて対向する部分間に接続する抵抗接続パター
   ンの形成工程と； を有する請求項１に記載のジョセフソン読み出し専用メ
   モリの構築方法。
3. （３）半完成ループに誘導結合する行選択線パターンを
   形成する工程と、各ビットごとに記憶させるべき論理値
   を決定する論理パターン書き込み工程とは、同一のマス
   クの使用に基づく同時の工程であること； を特徴とする請求項１に記載のジョセフソン読み出し専
   用メモリの構築方法。
4. （４）抵抗接続パターンを形成する工程と、各ビットご
   とに記憶させるべき論理値を決定する論理パターン書き
   込み工程とは、同一のマスクの使用に基づく同時の工程
   であること； を特徴とする請求項２に記載のジョセフソン読み出し専
   用メモリの構築方法。
5. （５）半完成ループに誘導結合する行選択線パターンを
   形成する工程と、抵抗接続パターンを形成する工程と、
   各ビットごとに記憶させるべき論理値を決定する論理パ
   ターン書き込み工程とは、全て、同一のマスクの使用に
   基づく同時の工程であること； を特徴とする請求項２に記載のジョセフソン読み出し専
   用メモリの構築方法。
6. （６）抵抗接続パターンは、二接合スキッドを構成すべ
   きビットにおいてのみ、形成されること；を特徴とする
   請求項２からＳまでのいずれか一つに記載のジョセフソ
   ン読み出し専用メモリの構築方法。