JPH0783145B2

JPH0783145B2 - ジョセフソン読み出し専用メモリの構築方法

Info

Publication number: JPH0783145B2
Application number: JP63153048A
Authority: JP
Inventors: 昌宏青柳; 博仲川
Original assignee: 工業技術院長
Priority date: 1988-06-21
Filing date: 1988-06-21
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH01319978A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ジョセフソン読み出し専用メモリ（ROM）の
構築方法に関し、特に、ジョセフソン・マスクROMとし
て好適な改良に関する。

［従来の技術］最も基本的な素子構造として、対向する一対の超電導線
路間にクーパ対がトンネル可能な絶縁薄膜（トンネル絶
縁膜）を設けて成るジョセフソン接合は、これらを幾つ
か用いたり、他の受動素子共々、種々の組合せ回路を組
むことにより、既存の半導体デバイスを用いて実現可能
なほとんどの論理回路動作に等しい動作を実現でき、し
かも、その速度が原理的にもかなり速いという特徴を持
っている。

そのため、将来の主たる応用として、いわゆるジョセフ
ソン・コンピュータの実現には大いなる期待が寄せられ
ているが、開発側ではこれに応えるため、すでに各種の
ゲート回路を始め、論理動作に必要な各回路要素の研
究、改良を盛んに行なっている。

そうした中に、マスクROMに関するものがある。

マスクROMとは、それ自体は周知のように、Ｘ−Ｙ二次
元メモリ空間中の各ビットの二値状態ないし論理値を、
ROMチップとして完成させるまでのいずれかの素工程に
おいて製造者の側で固定的に書き込むものを言い、特
に、当該所望する論理パターン（二次元的な論理値の組
合せ配置）が、メモリ・チップ構成群層のどれかの層
（例えば配線層）をパターニング形成する際のマスク・
パターンに載せられることからそう呼ばれる。

しかるに従来、このマスクROMをジョセフソン接合を用
いて実現するのに最も合理的な手法として提案されたの
は、単位のセル、すなわちＸ列Ｙ行に構成されたメモリ
空間の各座標点に位置する各ビットを構成する各セル
に、公知の二接合スキッド（SQUID:磁束量子干渉デバイ
ス）構造を選択的に用いる方式である。

と言うよりも、Ｘ−Ｙメモリ空間の各座標点に位置する
各ビットのいずれも、要すれば最終的に二接合スキッド
を作成可能な途中の半完成状態として置き、この二接合
スキッドがそのままに作成されたビットは例えば論理
“1"の書き込まれたビットとし、そうでなく、以後の製
作工程中にあって当該二接合スキッドの最終的な作成に
は至らず、その機能が失われるべくされたビットは論理
“0"の書き込まれたビットとするのである。

もちろん、上記の論理“1",“0"は逆に対応付けること
も可能であるが、本書では以降、簡単のため、上記のよ
うに二接合スキッドがその本来の機能を果たし得る状態
を論理“1"の記憶状態、そうでなく、二接合スキッドを
作成可能であったのにそうされず、その機能が失われた
状態を論理“0"の記憶状態とする。

これをもう少し詳しく説明するため、まず、二接合スキ
ッドそれ自体の基本的な構成につき、第３図（Ａ）の等
価回路図に即して説明する。

二接合スキッド10は回路電流線12中に直列に挿入される
超電導閉ループ11を有し、この超電導閉ループ11中には
一対のジョセフソン接合J₁,J₂が設けられている。超電
導閉ループ11への回路電流線12の一対の接続点を境に考
えると、これら一対のジョセフソン接合J₁,J₂は、それ
ぞれ一つづつ、左右の枝回路に振り分けられている。

回路電流線12の一端は、他のセルとの干渉を防止する抵
抗R₁を介し、図示しない電流源のホット側に接続され、
他端は図示のように一般に電流源のコールド側に接地さ
れると共に、閉ループ11と並列には、この閉ループ11が
後述のように電圧状態に遷移したとき、それまで超電導
閉ループ11中を流れていた回路電流I_Gを転流させるため
の負荷抵抗R_Lが付される。

超電導閉ループ11にはさらに、仮想線の枠Ｍで囲って示
すように、制御電流I_Cを選択的に流す制御電流線14が誘
導結合している。この誘導結合部Ｍを構成するためのイ
ンダクタンスは、実際には超電導閉ループ11と制御電流
線14にあって、互いに薄い絶縁膜を挟みながら対向して
いる部分の長さで決まる。

しかるに、超電導閉ループ11内に配される一対のジョセ
フソン接合J₁,J₂は、回路電流線12に与えられる回路電
流I_Gだけでは零電圧状態から電圧状態にスイッチングせ
ず、回路電流I_Gの存在の下、制御電流線14に制御電流I_C
を流すと、その方向に応じ、誘導結合部Ｍを介しての誘
起電流の重畳（ちょうじょう）により、どちらかが先に
電圧状態に遷移した後、他方が電圧状態に遷移するメカ
ニズムを生起するよう、その臨界電流値等が選択されて
いる。

そしてこのように、回路電流I_Gと制御電流I_Cの相乗効果
により、結局は両ジョセフソン接合J₁,J₂が共に電圧状
態にスイッチングすると、回路電流I_Gは超電導閉ループ
11中から追い出されて負荷抵抗R_Lの方に転流し、当該負
荷抵抗R_Lの両端には有意の電圧が生ずる。

そこで、従来のジョセフソン・マスクROMでは、回路電
流I_Gを例えばビット電流ないし列選択電流とし、制御電
流I_Cをワード電流ないし行選択電流として、論理“1"を
不揮発的に記憶させるべきビットにはこうした二接合ス
キッド10を構成しておき、これをして論理“1"の記憶セ
ル21とする一方、論理“0"を不揮発的に記憶させるべき
ビットには、ビット電流ないし列選択電流I_Gとワード電
流ないし行選択電流I_Cとが共に供給されてそのビットが
選択されても、上記のスイッチング動作が生起しないよ
うに、製作工程中のいずれかの工程におけるマスク・パ
ターンにより、第３図（Ａ）図示の二接合スキッド構造
を崩すようにしている。

ただ、この二接合スキッド構成をどうやって崩すか、つ
まりは論理“0"の具体的な書き込み方には、従来、二通
りの方法があった。

一つは、超電導閉ループ11内に形成されるべき一対のジ
ョセフソン接合J₁,J₂を形成しないという手法で、その
結果は第３図（Ｂ）のようになり、超電導閉ループ11は
単に超電導線路のみによる閉ループ線路15となる。

こうした論理“0"の記憶セル22では、回路電流ないし列
選択電流I_G制御電流ないし行選択電流I_Cとが流されて
も、そもそもスイッチングすべきジョセフソン接合がな
いのであるから、当該セル22としての零電圧状態が維持
され、したがって、このような選択状態下においてこの
セル22の負荷抵抗R_Lには電流が流れないという事実をし
て、このビットには論理“0"が不揮発的に記憶されてい
ることを知ることができる。

なお、以下においては、二接合スキッド・セル単体とし
て回路電流線12と呼ばれている線路は、二次元ROM空間
としては一般に同じ列に属するもの同志を直列にして電
流源に接続する列選択線となるのでそう呼び、制御電流
線14も、同じ行に属するもの同志を直列に接続する行選
択線となるのでそう呼ぶ。したがって当然、原則とし
て、電流I_Gは列選択電流I_G、電流I_Cは行選択電流I_Cと呼
ぶ。ただし行列の概念は置換的であるから、本書の約束
とは逆に呼び習わしているROMチップがあっても、その
行、列を逆に呼べば、本書の説明がそのままに適用でき
る。

本論に戻り、従来における論理“0"セルの構成手法の他
の一つは、本発明者等が以前に提案した手法で、超電導
閉ループ11と行選択線14との誘導結合部Ｍを形成しない
というものである。

つまり、第３図（Ｃ）中に模式的に白抜きの矢印f,fで
遠避ける方向に示されているように、行選択線14をパタ
ーニング形成するマスク・レベルにおいて、当該論理
“0"を記憶させるべきセル23の行選択線14の部分は、超
電導閉ループ11から十分に離れた個所を通るようにパタ
ーニングし、各線路長さによって形成されるインダクタ
ンス同志が互いには磁気的に影響し合わないようにする
のである。

このようにしても、列選択電流I_Gと行選択電流I_Cが共に
印加されたそのビットの選択状態下において、行選択電
流I_Cの影響は超電導閉ループ11に及ばず、したがって、
当該超電導閉ループ11内に含まれている一対のジョセフ
ソン接合J₁,J₂はスイッチングすることがないから、セ
ル23としての零電圧状態が維持され、これをして論理
“0"の記憶状態と知ることができる。

一方、このような論理値決定の仕方をセル構造の方から
観察すると、第4,5図に即し、次のような説明をなすこ
とができる。

まず第４図（Ａ）は、第３図（Ａ）に示されている論理
“1"セル21の断面構造を示しており、同図（Ｂ）はその
平面構造を示している。

ここでまず、特に注目したいのは、従来のこの種の二接
合スキッド10を利用してのマスクROMでは、当該スキッ
ドの幾何構造に関し、いわゆる縦形構造が採用されてい
たということである。縦形構造とは、セルを物理的に支
持する基板30の主面に対し、垂直な面内に超電導閉ルー
プ11を形成したものを言う。

すなわち、第４図（Ａ），（Ｂ）に示されているよう
に、従来の方法では、基板30の上にまず、超電導閉ルー
プの半分を構成する下部導体層31を形成する。図示の場
合、平面的に見てこの下部導体層31はＴ字型をしてお
り、第４図（Ｂ）では上に伸びたＴ字の脚が列選択線12
の第３図中における接地側への接続部分、横棒部分が超
電導閉ループ11の半分を形成している。

Ｔ字の横棒部分の対向する二個所には、ジョセフソン接
合が形成された場合、そのトンネル絶縁膜となる絶縁薄
膜部33,33が形成されるが、これは極めて薄いため、第
４図（Ａ）にて太く塗り潰した線状ないし帯状の領域33
で示している。実際上も、これは下部導体層31の表面酸
化等により得られる。

しかるに、このトンネル絶縁膜33,33のある所を除き、
下部導体層31の上には、第４図（Ａ）の方に良く示され
ているように、十分に厚い層間絶縁膜34が形成され、そ
の後、トンネル絶縁膜33,33と層間絶縁膜34の上に、超
電導閉ループ11の残りの半分と、これを列選択線12の第
３図中におけるホット側に接続させるパターンとを構成
する上部導体層32が形成される。図示の場合、この上部
導体層32も、第４図（Ｂ）に示されるようにＴ字形状を
しており、その脚の部分が列選択線12、横棒部分が超電
導閉ループの半分を形成している。

こうしたことから、トンネル絶縁膜33,33と、これを挟
む一対の導体部分とで一対のジョセフソン接合J₁,J₂が
形成され、基板30に対して垂直な関係の縦形超電導閉ル
ープ11が形成される。

超電導閉ループ11に対し、誘導結合するワード線ないし
行選択線14は、第４図（Ａ）に示されているように、上
記の上部導体層32の上に形成した適当なる厚味の絶縁膜
35の上に形成され、かつ、平面的には、第４図（Ｂ）の
方に良く示されているように、上部導体層32の真上を通
り越すようにされていて、当該上部導体層32との間で誘
導結合部Ｍを形成するべく図られている。

このような縦形二接合スキッド10から構成された論理
“1"セル21に対し、第３図（Ｂ）に示される等価回路に
従うべく、論理“0"セル22を構成しようとする場合に
は、上記のトンネル絶縁膜33,33を形成しないように
し、第５図（Ａ）に示されるように、論理“1"セル21で
は当該トンネル絶縁膜33,33のあった位置33′,33′に
て、下部導体層31と上部導体層32とが直接にオーミック
接触するように図る。

このようにすれば、超電導閉ループは単なる線路のみか
ら成る第３図（Ｂ）中の超電導閉ループ線路15となり、
ジョセフソン接合を含まないものとなって、列選択電流
I_Gと行選択電流I_Cの重畳によってもセルとして電圧状態
に遷移することのない、論理“0"セル22とすることがで
きる。

対して、第３図（Ｃ）にて説明したように、本発明者が
以前に提案していた、行選択線14と超電導閉ループ11と
の成す誘導結合部Ｍを消失させるという手法に従った場
合には、第５図（Ｂ）に示されているように、行選択線
14を当該セルの部分で超電導閉ループ11の上部導体層32
から平面的に十分離れた個所を通るように迂回させ、こ
のビットの部分では、行選択電流I_Cが超電導閉ループ11
に有意の影響を与えないようにする。

なお、二次元マスクROM空間としては図示がないが、先
に少し述べたように、各メモリ・セルは同じ列に属する
もの同志、同じ列選択線12にて直列に接続され、同じ行
に属するもの同志、同じ行選択線14にて直列に接続され
る。

［発明が解決しようとする課題］以上、ジョセフソン・マスクROMを構成するために論理
“1",“0"の各不揮発的な記憶素子を作成するに際し、
従来採用されていた二例につき説明したが、特に論理
“0"のメモリ・セル作成に関し、一方はジョセフソン接
合そのものをなくすという手法を採り、他方は超電導閉
ループとワード線ないし行選択線との誘導結合を消失さ
せるという手法を採るという点で違いはあるものの、な
お両者に共通する構成と、それに伴う欠点が認められ
た。

まず第一に、論理“0"の記憶セルを作成するため、第５
図（Ａ）か（Ｂ）の手法を採るにしても、それらに各対
応する等価回路図である第３図（Ｂ）や（Ｃ）を見ると
明らかなように、ジョセフソン接合を含むか含まないか
の相違はあっても、とにかくも超電導閉ループであるこ
とには変わりのない閉ループ・パターン11または15がセ
ル中にそのまま残るという共通点があり、これが重大な
問題をを生む。

つまり、これら超電導閉ループ11または15は、それらが
むしろ論理“0"の記憶セル中にあるが故、ビット選択状
態の如何にかかわらず、常に、磁束の影響を受け易い言
わば“生きた”状態となっているので、フラックスをト
ラップし易く、この種の外乱に極めて弱くなるのであ
る。

実際上、ジョセフソン・マスクROMとして構成される場
合には、極めて多くのビット数を集積するから、論理
“0"とすべきビット数もまた多くなり、このように数多
くの論理“0"セル中に全て、一つづつ超電導閉ループが
無駄に存在するということは、それだけ誤動作の要因も
増すことになって決して望ましいとは言えず、信頼性の
観点からも大いなる疑問となる。

次に、幾何構造上の制約に起因する特性的な問題もあ
る。

既述のように、従来の手法では、論理“1"の記憶セル21
として二接合スキッド10を作成する場合にも、これを縦
形構造に限定して考えていた。

これは従来、個々のセルの占有面積縮小化を図り、高集
積密度を達成することを第一義としていたからである。

しかるに、こうした第４図（Ａ）に示されるような縦形
構造とすると、超電導閉ループ中に形成されるインダク
タンスの両端を短絡し、スイッチング動作に適当なる制
動を掛けるダンピング抵抗を設ける余地がない。

事実、従来のマスクROM用二接合スキッド10は、第３図
（Ａ）の等価回路とほとんど同じとなっていて、超電導
閉ループ11中にはインダクタンス（所定長さの導体線
路）と一対のジョセフソン接合J₁,J₂しか含まないた
め、ビット選択時に一方のジョセフソン接合J₁がスイッ
チングして他方のジョセフソン接合J₂側に支配的に電流
が流れ、これをもスイッチングさせようとしたとき、先
にスイッチングしていたジョセフソン接合J₁がすでに自
己リセットしていて、ために、後からジョセフソン接合
J₂がスイッチングしても、列選択電流I_Gは負荷抵抗R_Lの
方に転流せず、この最初にスイッチングした後、自己リ
セットしているジョセフソン接合J₁の方に再び転流し、
以降、こうした共振現象を相当な時間に亙り繰返すとい
う問題を生ずる。

本発明は、こうした従来においてのジョセフソン・マス
クROM実現に際する各問題に鑑み、原則として二値論理
状態の一方を二接合スキッド機能を呈するという状態で
定義し、他方を当該スキッド機能を失わせた状態で定義
する場合、当該スキッド機能を失わせた結果としての各
ビットあたりのセル構造中に超電導閉ループが残らない
ようにし、また、要すれば構造的にダンピング抵抗を設
けることもできるようにすることを目的として成された
ものである。

もちろん、論理“1",“0"の設定、すなわち各セルを二
接合スキッドとして構成するか、そうでなく、その機能
のないものとして構成するかの製作時における選択、つ
まりは二次元ROM空間に与える論理パターンの設定は、
極力、簡単に行なえるようにとも図っている。

［課題を解決するための手段］本発明は上記目的達成のため、同じ列に属するもの同志
は列選択線で、同じ行に属するもの同志は行選択線で、
互いに直列に接続した複数個の不揮発性メモリ・セルを
共通基板上の各ビット位置に作成し、それら複数個のメ
モリ・セルの中、二値論理値の一方を不揮発的に記憶さ
せるべきメモリ・セルは二接合スキッド構成として作成
し、対して二値論理値の他方を不揮発的に記憶させるべ
きメモリ・セルは二接合スキッド機能を呈しないように
構成するという概念に従ったジョセフソン読み出し専用
メモリの構築方法として、次の工程〜を少なくとも
必須とする方法を提案する。

二接合スキッドの構成子の一つとなる超電導閉ルー
プ線路の一部を切開いた形のパターンであって互いに離
間した一対の対向端部を有する半完成ループ・パターン
を共通基板上の各ビット位置に全て形成する工程。

形成された全ての半完成ループ・パターンの上記一
対の対向端部の各々の上に、それぞれ最終的に二接合ス
キッドが形成されたときに一対のジョセフソン接合の各
トンネル絶縁膜となる計一対の絶縁薄膜部を形成する工
程。

上記形成された全ての半完成ループの上に、層間絶
縁膜を挟んで該半完成ループに誘導結合する行選択線パ
ターンを形成する工程。

上記二値論理値の一方を不揮発的に書き込むべきビ
ットでは、上記一対の絶縁薄膜部の双方に接するループ
完成用パターンを形成し、上記半完成ループを、一対の
ジョセフソン接合を含み上記列選択線に直列に挿入され
る超電導閉ループとして完成させて横型二接合スキッド
を構成する一方、これと同時に、上記二値論理値の他方
を不揮発的に書き込むべきビットでは、上記絶縁薄膜部
の双方に接することなく、上記半完成ループを閉ループ
として完成させず、当該半完成ループの一部に接触する
ことにより、短絡線路を上記列選択線に直列に挿入した
回路とする短絡線路パターンを形成する論理パターン書
き込み工程。

そしてさらに、これら工程〜に加え、少なくとも上
記論理パターン書き込み工程の前に、上記各ビット位
置の全てにおいて上記半完成ループにより取囲まれる基
板上の面積部分に抵抗パターンを形成する工程と、そ
の後、この抵抗パターンの両端を上記半完成ループの上
記一対の対向端部間に接続する抵抗接続パターンの形成
工程をも有するジョセフソン読み出し専用メモリの構
築方法も提案する。

また、このような構成に従い、ジョセフソン読み出し専
用メモリを構築する場合、半完成ループに誘導結合する
行選択線パターンを形成する工程や、抵抗接続パター
ンを形成する工程と、各ビットごとに記憶させるべき
論理値を決定する論理パターン書き込み工程とは、同
一のマスクの使用に基づく同時の工程とすることがで
き、それら全ての工程，，を同一のマスクの使用
に基づく同時の工程とすることもできる。ただし、抵抗
接続パターンは、二接合スキッドを構成すべきビットに
おいてのみ、形成しても良い。

［作用および効果］本発明によると、上記の論理パターン書き込み工程に
おいて、ループ完成用パターンを形成するか単なる短絡
線路パターンを形成するかにより、そのメモリ・セルご
と、すなわち各ビットごとの不揮発的な論理値が決定さ
れる。

換言すれば、ループ完成用パターンを除き、二接合スキ
ッドを構成するに必要な各構成子は、全てのビットに共
通に製作して良いものとなる。

そして、二接合スキッドを構成するためのループ完成用
パターンと、構成しないための短絡線路パターンとは、
同時の工程で形成されるものであるから、二次元ROM空
間に与える所望の論理パターンの書き込みは、同一のマ
スクにおけるこれら線路パターンの二次元的な組合せ配
置で実現でき、したがってまた、論理パターンの変更
は、この一枚のマスクを換えれば良いだけになる。

さらに、一般に各メモリ・セルの保護用絶縁膜とかパッ
ケージング等を考えず、素子として基本機能が完成する
ステップを最終ステップとすれば、上記マスクに載せて
の論理パターンの書き込みはこの最終ステップに集約す
ることができ、あらかじめ他の部分は半完成状態として
置くことができる。そのため、この状態において論理パ
ターンが与えられれば、これに対応してどのビットには
ループ完成用パターンを、またどのビットには短絡線路
パターンを形成するという決定をなし、これに応じたマ
スクを作成し、それらパターンを形成するだけで、直ち
に所望の論理パターンを有するROMチップを製作可能で
ある。

こうしたことから、まず、本発明の効果の一つとして論
理パターン形成の簡便さが挙げられる。

また、二接合スキッド機能を与えないと決定したメモリ
・セルには、上記のように、半完成ループを閉ループと
して完成させず、当該半完成ループの一部に接触するこ
とにより、短絡線路を上記列選択線に直列に挿入した回
路として目的を達成しているので、従来のように何等機
能することのない超電導閉ループが残り、これに磁束が
トラップされて不具合を生ずる等のおそれがない。

そのため、本発明の第二の効果として、磁気的外乱に強
く、信頼性の高いジョセフソン・マスクROMを提供する
ことができる。

さらに、上記本発明の構成に明らかなように、二接合ス
キッドとして作成されるメモリ・セルにおいても、その
幾何構造上の分類は横形スキッドとなる。あらかじめど
のビットにも形成して置く半完成ループは基板の面上に
形成されるものであり、当該半完成ループの上記した一
対の対向端部の各々の上に形成されている絶縁薄膜を接
続し合うパターンだけ、ループ完成用パターンとしてそ
の上層に形成されるに過ぎない。

したがって、当該半完成ループにより取囲まれる基板上
の面積部分に抵抗パターンを形成することができ、この
抵抗パターンの両端を半完成ループの上記一対の対向端
部間に抵抗接続パターンで接続することができる。

これはもちろん、二接合スキッドとして作成されるメモ
リ・セルにおいて、ダンピング抵抗を付与し得ることを
意味している。

したがって本発明の第三の効果として、従来のこの種の
ジョセフソン・マスクROMではダンピング抵抗を形成す
る余地がなかったがため、既述した共振現象を生起し、
動作上、不安定となることもあったのに対し、当該共振
現象を良く抑え込み、高速動作の安定化を図り得るとい
う効果も期待できる。

なお、行選択線パターンとか抵抗接続パターンは、本発
明の原理からすれば、何も論理パターン書き込み工程と
は同一の工程でなくとも良いが、これを同一工程とする
と、実質的に全工程数を減らすことができる。もちろ
ん、行選択線パターンにはメモリ・セルに書き込むべき
論理値の如何にかかわらず、何等の変更も要しないし、
抵抗接続パターンも、原則として変更を要しない。

ただ、この抵抗接続パターンをも、論理パターン書き込
み工程において使用するマスクにて一緒に形成する場合
には、二接合スキッドを作成すべきメモリ・セルにおい
てのみ、これを有効に形成するようにしても良い。

そうでなく、この抵抗接続パターンに関しては、不揮発
的に記憶すべき論理値の如何にかかわず、全てのビット
に共通に製作するものとした場合、抵抗を有する閉ルー
プが形成される場合もある。

もっとも、抵抗を有する閉ループなのであるから、仮に
この閉ループに磁束が一時的にトラップされるようなこ
とがあっても、これによって生ずる環電流は当該抵抗に
よって熱変換されて速やかに消費され、従来のように無
駄に残った超電導閉ループ中をいつまでも流れ得るよう
な状態にはならないので、それでも不安はないが、でき
れば上記のように、この抵抗も、二接合スキッドを構成
すべきセルにおいてのみ、有効に超電導閉ループに対し
て接続されるように、二接合スキッドとして構成しない
セルではこの抵抗接続パターンを当該抵抗の両端ないし
少なくとも一端側に関し、作成しないようにすると良
く、こうすれば磁気的な外乱には最も強い状態を具現す
ることができる。

［実施例］第１図にはＸ列Ｙ行の各ビット位置に設けられるジョセ
フソン・マスクROM用メモリ・セルとして、本発明に従
って構成された論理“1"の不揮発的記憶セルと論理“0"
の不揮発的記憶セルが示されている。

先の約束に従い、二接合スキッド機能を呈し得るメモリ
・セルを二値論理値の中、論理“1"を記憶したセルとす
ると、第１図（Ａ）がこの二接合スキッド40による論理
“1"セル41を示し、第１図（Ｂ）が論理“0"セル42を示
している。第１図（Ｃ）は第１図（Ｂ）の回路をさらに
等価回路上、簡略化して示したものである。

ただし、すでに説明した従来のメモリ・セルとの相違を
むしろ良く表すために、本発明に従って構成されたメモ
リ・セル41,42においても、対応する構成子には当該従
来例に関して用いた対応する符号を付して説明する。

第１図（Ａ）に示されるように、論理“1"セル41として
は、その最も基本的な二接合スキッド構成40として、第
３図（Ａ）に示された従来の論理“1"セルにおける二接
合スキッド構造10とその等価回路図において同一となる
ものを使用しても構わない。

しかし、本発明においては、すでに述べたように、また
この実施例に関し後述する所からも明らかなように、幾
何構造的には横形スキッド構造であって、要すればダン
ピング抵抗43を形成する余地があるので、これを用いる
のが望ましい。従来例においては、それが縦形構造に限
定されていたがため、望んでも用い得なかったものであ
る。

なお、このダンピング抵抗43の接続位置やその作用は、
公知の二接合スキッドに関して知られている通りであっ
て、超電導閉ループ11に見込まれるインダクタンスの両
端を短絡する位置に設けられ、スイッチング動作時の共
振現象を防止ないし低減する効果がある。

すなわち、これもすでに述べたように、回路電流線ない
し列選択線12に列選択電流（回路電流）I_Gを流した状態
下において、超電導閉ループ11と磁気結合部Ｍを介して
誘導結合した制御電流線ないし行選択線14に行選択電流
（制御電流）I_Cを流し、列選択電流I_Gとこの行選択電流
I_Cによる誘起電流との相乗効果で超電導閉ループ11中に
形成されているジョセフソン接合J₁,J₂のいずれか一方
をまず電圧状態にスイッチングさせた後、他方のジョセ
フソン接合を電圧状態にスイッチングさせた際、先にス
イッチングしていたジョセフソン接合が自己リセットし
ていて、こちらに電流が戻るという不都合な共振現象を
抑え、安定なスイッチング動作を生起することができ
る。

もちろん、このようにして両ジョセフソン接合J₁,J₂が
電圧状態に遷移すれば、セル41としての電圧状態へのス
イッチング動作となり、列選択電流I_Gは超電導閉ループ
11に並列に接続された負荷抵抗R_Lの方に転流し、もって
このセル41が論理“1"を不揮発的に記憶したセルである
ことを外部回路で知ることができる。

こうした本発明の論理“1"セル41に対し、論理“0"セル
42は、第１図（Ｂ）に示されるような等価回路構成とさ
れる。先の論理“1"セル41で超電導閉ループ11を構成し
ていた超電導線路の一部分45が、図中、仮想線で示され
るように作成されることがなく、代わって実線で示され
ているように、実際に作られた線路部分46の一部に列選
択線12を接続する短絡線路44が設けられている。

そして望ましくは、この実施例の場合、ダンピング抵抗
の少なくとも一端P₁にても、模式的に断線記号で示されているように、線路部分46への導通が断たれて
いると良い。

後述の作成工程に関する説明を参照すると明らかになる
ように、第１図（Ｂ）中で実線で示され、この論理“0"
セル42においても実際に形成される線路部分46は、本発
明要旨構成中に言う、全てのビット位置に共通に形成さ
れる半完成ループ・パターン46であり、また、仮想線で
示されることにより、この論理“0"セル42では形成され
なかった線路部分45は、第１図（Ａ）の論理“1"セルな
いし二接合スキッド41を作成するためのループ完成用パ
ターン45となる。なお、ループ完成用パターン45を形成
しないということは、実質的に一対のジョセフソン接合
J₁,J₂も形成しないことになる。

このようにしてあると、他の部分は論理“1"セル41と同
じに作ってあっても、もっと簡単に第１図（Ｃ）に示さ
れるように、当該論理“0"セル42は、言わば単に列選択
線12中に超電導短絡線路44を直列に挿入しただけのもの
となるため、行選択線14に対し、一部、この線路44（な
いし半完成ループ・パターン部46）とが誘導結合
（Ｍ′）していても、列選択電流I_Gと行選択電流I_Cの相
乗効果で列選択電流I_Gが負荷抵抗R_Lの方に転流する動作
は生じない。

こうしたことから、本発明に従って作成される論理“0"
セル42では、従来のように無駄に超電導閉ループが残る
ことがなく、磁束トラップ要因がないため、単体のセル
としてはもとより、メモリ・チップ全体としてのノイズ
耐性を上げることができ、動作の信頼性を高めることが
できる。

第２図には、上記のような論理“1"セル41と論理“0"セ
ル42とを選択的に各ビット位置にて作成する場合の本発
明に従う合理的な一手法が示されている。

第２図（Ａ）は一ビット分に関してしか示していない
が、Ｘ列Ｙ行の計Ｘ・Ｙ個のビット位置の全てに、あら
かじめ共通にパターニング形成して良い構成部分を示し
ている。

図面紙面となる基板には、ループ形状の一部を切開いた
形状とした結果、その切開き部分を挟む対向端部47,47
を有し、かつ、望ましくは当該両対向端部47,47から等
距離の部位に、ホット側ないしコールド側の列選択線12
が接続する半完成ループ・パターン46が形成されてい
る。ちなみに本書における“ループ”とは、円環状のも
のに限定されず、実際にも図示のように矩形枠形状のも
のも含み、要は一周して元に戻る形状を指す。

半完成ループ・パターン46は、他の超電導線路共々、当
然にニオブや窒化ニオブ等、超電導体で形成されるもの
であるが、上記の対向端部47,47の表面上には、当該対
向端部部分における超電導体を下部電極とするジョセフ
ソン接合を将来、選択的に形成するため、ジョセフソン
接合におけるトンネル絶縁膜となる絶縁薄膜部48,48が
形成されている。これは、対向端部47,47の表面酸化に
よって得ても良いし、別途、酸化シリコン膜等により作
成しても良い。

一方、半完成ループ・パターン46にて囲まれる基板表面
上の面積領域内には、そのビット位置におけるメモリ・
セルが二接合スキッドとして作成される場合、そのダン
ピング抵抗となるべき抵抗パターン43も形成されてい
る。この材質としては、例えばモリブデンとかパラジウ
ム等がある。

このような各部材の上に、平面図としては表すことがで
きないが、適当なる厚味の層間絶縁膜を形成する。ただ
し、絶縁薄膜部48,48の表面部、抵抗パターン43の少な
くとも両端部（一般には全面）、そして後述する抵抗接
続パターン49,49と半完成ループ・パターン46とのオー
ミック接触形成用のコンタクト開口部50（第２図B,C）
はこの層間絶縁膜により覆われることのないよう、露呈
した状態として置く。

ここまでは、記述のように、二次元ROM空間の全ビット
位置に共通に作成して良いもので、この後、各ビットご
とに実現すべき論理値が“1"であるか“0"であるかによ
り、そのビットにおける各配線層作成のためのマスク・
パターン形状を変える。

第２図（Ｂ）は最終配線層マスク・パターンに基づいて
形成された論理“1"セル41の平面形状を示している。

このときに用いるマスク自体は図示していないが、これ
には当該論理“1"を書き込むべきビット位置に、ループ
完成用パターン45、行選択線パターン14、そして抵抗接
続パターン49,49を形成するためのパターン情報が含ま
れている。

そして、これにより形成されたループ完成用パターン45
は、コールド側ないしホット側の列選択電流12に接続す
る部分と、半完成ループ・パターン46の対向端部47,47
の上にあらかじめ形成してあったトンネル絶縁膜形成用
の絶縁薄膜部48,48の上に共通に接する線路部分とを有
し、したがって、第１図（Ａ）に示される論理“1"セル
の必須構成子の一つである超電導閉ループ11を完成し、
これを列選択線12中に直列に挿入すると共に、当該起電
導閉ループ11中に含まれる一対のジョセフソン接合J₁,J
₂も同時に形成するものとなる。

また、行選択線パターン14は、その下の層間絶縁膜（図
示せず）を介して上下に対向する関係で半完成ループ・
パターンと誘導結合し、第１図（Ａ）中に示される誘導
結合部Ｍが形成される。

さらに抵抗接続パターン49,49は、抵抗パターン43の両
端をコンタクト部50,50を介し、半完成ループ・パター
ン46の対向端部47,47間に直列に接続し、これをして第
１図（Ａ）中に示されているように、超電導閉ループ11
に見込まれるインダクタンスの両端に並列にダンピング
抵抗43を挿入した等価回路を実現するものとなる。

このようにして、本発明に従う論理“1"セル41が作成さ
れるが、先に少し述べたように、半完成ループ・パター
ン46に対し、一般に対向端部47,47から等距離の部位に
回路電流線ないし列選択線12の接続パターン部が形成さ
れているのは、当該列選択線12の接続点から見て、左右
に等しい値のインダクタンスを形成するためである。こ
うなっていると、行選択線14に流す行選択電流I_Cの方向
にはこのセルの感度が支配されず、メモリ・チップとし
て実際に使用する場合、都合の良い方向に行選択電流I_C
を流すことができる。

これに対し、第２図（Ｃ）は、第２図（Ａ）に示される
全ビット共通の仮構成状態から、同様に最終配線層マス
ク・パターンに基づき、論理“0"を書き込むべき位置に
形成された論理“0"セル42の平面形状を示している。

特徴的なのは短絡線路パターン44であって、これには一
方のコンタクト部50を介し、半完成ループ・パターン46
の一端部47を列選択電流12に接続する部分しかない。

したがって、第１図（Ｂ）または（Ｃ）に示される論理
“0"セル42の等価回路構成が実現され、列選択線12のホ
ット側とコールド側を単に接続する機能しか示さないた
め、列選択電流I_Gと行選択電流I_Cとが共に印加されるこ
のビットの選択状態下においても、負荷抵抗R_L側への列
選択電流I_Gの転流はなく、所期の結果が得らえる。

ただし、この実施例の場合、抵抗接続パターン49,49に
関しては、この論理“0"セル42ではその両端共、全く形
成していないが、論理“1"セルと論理“0"セルとの間の
パターン設計の共通性を高め、より簡単化する上で必要
な場合には、第２図（Ｂ）図示の論理“1"セルと同様、
この論理“0"セルでも抵抗接続パターン49,49を形成し
てしまっても良い。

こうした場合、第１図（Ｂ）の等価回路中、切断されて
いる部分P₁が接続されることになり、半完成ループ・パ
ターン46の線路長によるインダクタンスと抵抗43とによ
る閉ループが形成される。しかし、これも先に述べたよ
うに、従来のセルにおいて超電導閉ループが残る場合と
は異なり、当該抵抗成分があるので、不測の磁束トラッ
プ等の問題は原則として心配なく、等価回路的にはやは
り、第１図（Ｃ）に示された回路が満足されていると見
て差支えない。

またこの実施例では、最終配線層形成工程は、上記のよ
うに各ビット位置ごとに与えるべき論理値に応じて選択
されるループ完成用パターン45とか短絡線路パターン44
のみならず、行選択線パターン14や、論理“1"セル用の
抵抗接続パターン49も一緒に形成する工程としており、
これが最も工程数を削減し、マスク使用頻度が少ないこ
とからマスク位置合せ精度を高く採れる点で望ましいも
のの、抵抗接続パターン49,49等は、既述のように、論
理“0"セル42にも作って構わないから、このパターン4
9,49や行選択線パターン14等は、一工程増えるがこれも
あらかじめ全ビット位置の全メモリ・セル用として作成
してしまって置いて、与えるべき論理値に応じ、各ビッ
ト位置ごとにループ完成用パターン45を形成するか短絡
線路44を形成するかの振り分けのみを、当該論理パター
ンの如何に応じて変更可能な一枚のマスクに基づき、決
定、作成するようにしても良い。

【図面の簡単な説明】

第１図は、本発明のジョセフソン読み出し専用メモリ構
築方法に従って構築されたマスクROM中、論理“1"を記
憶したセルと論理“0"を記憶したセルの相違を示す等価
回路図，第２図は、本発明に従う一実施例として、論理“1"を不
揮発的に記憶するジョセフソン・メモリ・セルと論理
“0"を不揮発的に記憶するジョセフソン・メモリ・セル
を作成する場合、共通に採用できる所までの工程と、論
理パターンに応じ、専用のパターンを用いる論理パター
ン書き込み工程の説明図，第３図は、従来のジョセフソン・マスクROMにおける論
理“1",“0"の設定方法を等価回路的に説明する説明
図，第４図は、従来の縦形スキッド構造を用いた論理“1"セ
ルの概略構成図，第５図は、従来の論理“0"セル構成法の説明図，である。図中、11は超電導閉ループ、12は回路電流線ないし列選
択線、14は制御電流線ないし行選択線、40は本発明に従
う横型二接合スキッド、41は論理“1"セル、42は論理
“0"セル、43はダンピング抵抗、44は短絡線路パター
ン、45はループ完成用パターン、46は半完成ループ・パ
ターン、47は半完成ループ・パターンにあって互いに離
間する対向端部、48はジョセフソン接合のトンネル絶縁
膜となる絶縁薄膜部、49は抵抗接続パターン、50はコン
タクト部、J₁,J₂はジョセフソン接合、Ｍは制御電流線
ないし行選択線と超電導閉ループとの誘導結合部、I_Gは
回路電流ないし列選択電流、I_Cは制御電流ないし行選択
電流、である。

Claims

【特許請求の範囲】

【請求項１】同じ列に属するもの同志は列選択線で、同
じ行に属するもの同志は行選択線で、互いに直列に接続
された複数個の不揮発性メモリ・セルを共通基板上の各
ビット位置に作成し、それら複数個のメモリ・セルの
中、上記列選択線を流れる電流と行選択線を流れる電流
との相乗効果で電圧状態にスイッチングする二接合スキ
ッドとして作成されたメモリ・セルは二値論理値の一方
を記憶したメモリ・セルとし、該二接合スキッド機能を
呈しないように作成されたメモリ・セルは上記二値論理
値の他方を記憶したメモリ・セルとするジョセフソン読
み出し専用メモリの構築方法であって；上記二接合スキッドの構成子の一つとなる超電導閉ルー
プ線路の一部を切開いた形のパターンであって互いに離
間した一対の対向端部を有する半完成ループ・パターン
を上記共通基板上の上記各ビット位置に全て形成する工
程と；該形成された全ての半完成ループ・パターンの上記一対
の対向端部の各々の上に、それぞれ最終的に二接合スキ
ッドが形成されたときに一対のジョセフソン接合の各ト
ンネル絶縁膜となる計一対の絶縁薄膜部を形成する工程
と；上記形成された全ての半完成ループの上に、層間絶縁膜
を挟んで該半完成ループに誘導結合する行選択線パター
ンを形成する工程と；上記二値論理値の一方を不揮発的に書き込むべきビット
では、上記一対の絶縁薄膜部の双方に接するループ完成
用パターンを形成し、上記半完成ループを、一対のジョ
セフソン接合を含み上記列選択線に直列に挿入される超
電導閉ループとして完成させて横型二接合スキッドを構
成する一方、これと同時に、上記二値論理値の他方を不
揮発的に書き込むべきビットでは、上記絶縁薄膜部の双
方に接することなく、上記半完成ループを閉ループとし
て完成させず、該半完成ループの一部に接触することに
より、短絡線路を上記列選択線に直列に挿入した回路と
する短絡線路パターンを形成する論理パターン書き込み
工程と；を有して成るジョセフソン読み出し専用メモリの構築方
法。
【請求項２】少なくとも上記論理パターン書き込み工程
の前に、上記各ビット位置の全てにおいて上記半完成ル
ープにより取囲まれる基板上の面積部分に抵抗パターン
を形成する工程と；その後、該抵抗パターンの両端を上記半完成ループの上
記一対の対向端部間に接続する抵抗接続パターンの形成
工程と；を有する請求項１に記載のジョセフソン読み出し専用メ
モリの構築方法。
【請求項３】半完成ループに誘導結合する行選択線のパ
ターンを形成する工程と、各ビットごとに記憶させるべ
き論理値を決定する論理パターン書き込み工程とは、同
一のマスクの使用に基づく同時の工程であること；を特徴とする請求項１に記載のジョセフソン読み出し専
用メモリの構築方法。
【請求項４】抵抗接続パターンを形成する工程と、各ビ
ットごとに記憶させるべき論理値を決定する論理パター
ン書き込み工程とは、同一のマスクの使用に基づく同時
の工程であること；を特徴とする請求項２に記載のジョセフソン読み出し専
用メモリの構築方法。
【請求項５】半完成ループに誘導結合する行選択線パタ
ーンを形成する工程と、抵抗接続パターンを形成する工
程と、各ビットごとに記憶させるべき論理値を決定する
論理パターン書き込み工程とは、全て、同一のマスクの
使用に基づく同時の工程であること；を特徴とする請求項２に記載のジョセフソン読み出し専
用メモリの構築方法。
【請求項６】抵抗接続パターンは、二接合スキッドを構
成すべきビットにおいてのみ、形成されること；を特徴とする請求項２から５までのいずれか一つに記載
のジョセフソン読み出し専用メモリの構築方法。