JPH01321525A - ハードウェアセマフォ - Google Patents

ハードウェアセマフォ

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JPH01321525A
JPH01321525A JP15536688A JP15536688A JPH01321525A JP H01321525 A JPH01321525 A JP H01321525A JP 15536688 A JP15536688 A JP 15536688A JP 15536688 A JP15536688 A JP 15536688A JP H01321525 A JPH01321525 A JP H01321525A
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JP
Japan
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reset
pointer
processing units
array
processing
Prior art date
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Application number
JP15536688A
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Ryuichi Takahashi
隆一 高橋
Yasutoki Muraoka
村岡 泰釈
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NEC Corp
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NEC Corp
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Publication date
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Publication of JPH01321525A publication Critical patent/JPH01321525A/ja
Publication of JPH0758468B2 publication Critical patent/JPH0758468B2/ja
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Expired - Lifetime legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 支度立夏 本発明はハードウェアセマフォに関し、特に互いに並列
動作を行う複数の処理ユニツ1〜からなる情報処理シス
テムにおいて、これ等処理ユニ・ノド相互間の並列動作
の管理を行うハードウェアセマフォに関する。
従」りえ止 情報処理システムにおいて、例えば、複数の処理ユニッ
トが並列的に動作しており、これ等ユニットが同一のハ
ードウェア資源を共有使用しているような場合に、ある
特定の動作を同時に実行可能な処理ユニットの数に制限
があることがある。
かかる場合、この特定の動作を実行している処理ユニッ
トの数を把握しておき、実行中の処理ユニットの数が当
該制限数を越える場合には、以後の処理ユニットの当該
特定動作は待ちの状態とする必要がある.この様な例が
示すように、情報処理システムの設計においては、複数
の処理ユニットによる特定の動イ1:の並列実行状況を
、処理ユニ・ット相互間の並列動作の管理に用いる必要
が頻繁に生ずる。
従来、これに利用可能な技術としては、ソフトウェアの
設51にお8−)る、並列プログラムの管理手段として
のセマフォ(Se+aaphora )があるが、これ
を直接ハードウェアによって実現した場合には、第2図
のような回路構成となる。
第2図を参照すると、レジスタ5にインクリメンタ6及
びデイクリメンタ7を夫々1寸加し、互いに並列的に処
理動作する複数の処理ユニット41〜4 nからこれ等
インクリメンタ6及びデイクリメンタ7を人々制御する
構成となっている。
例えば、上述した如く、これ等複数の処理ユニットが、
使用数に制限のある共通の資源(メモリ装置等)上で並
列動作する場合、動作する処理ユニットがインクリメン
タ6を起動して、初期f/f。
のレジスタ5の内容を+1し、また動作終了した処理ユ
ニットがデイクリメンタ7を起動して、レジスタ5の内
容を−1するように制御する。こうすることによって、
共通の資源を現在使用中の処理ユニット数がこのレジス
タ5の内容10により把Ill可能となり、よって、当
該資源の使用制限数を越える処理ユニットに対しては、
資源の使用を待機するように管理制御することも可能と
なる。
しかし、かかるソフトウェア′の設計における並列プロ
グラムの管理手段の直接的な実現では、同一のレジスタ
にインクリメンタとデイクリメンタとが付加されており
、よってインクリメントのための信号とディクリメント
のための18号とが、−部平なるように相前後して異な
る期間持続して到着する場合等の処理が複雑化するとと
もに、全体のハードウェア鳳ら増大するという欠点があ
る。
九肌立旦追 そこで、本発明は上記R来のものの欠点を解決すべくな
されたものであり、その目的とするところは、制御が節
昨でかつ構成も簡単なハードウェアセマフォを提供する
ことにある。
九肌立■風 本発明によれば、互いに並列動作を行う複数の処理ユニ
ットからなる情報処理システムにおいて、これ等処理ユ
ニット相互間の並列動作の管理を行うハードウェアセマ
フォであって、各々がセットリセット可能な複数の記憶
素子と、これ等記憶素子のセットを択一的に指定するセ
ットポインタ手段と、前記記憶素子のリセットを択一的
に指定するリセットポインタ手段とを含み、前記処理ユ
ニットの自己の処理動作の開始に応答して前記セットポ
インタ手段により指定されている記憶素子をセットし、
また前記処理ユニットの自己の処理動作の終了に応答し
て前記リセットポインタ手段により指定されている記憶
素子をリセットするようにし、前記記憶素子のセラトリ
セラj・内容により前記処理ユニット相互間の並列動作
の管理を行うようにしたことを特徴とするハードウェア
セマフォが得られる。
実施例 以下に図面を用いて本発明の詳細な説明する。
第1図は本発明の実施例のブロック図である。
n個のFF(フリップフロップ)11〜1nからなるF
F配列1が設けられており、各FFを択一・的にセット
指示するセットポインタ2と各FFを択一的にリセット
指示するリセットポインタ3とがあり、これ等ポインタ
2及び3は複数の処理ユニット41〜4nによってセッ
ト、リセットタイミングが指示される。
これ等複数の処理ユニット41〜4nは、ある特定の動
作を同時に実行可能なユニット数に制限のある資源を共
有使用する並列動作可能なユニットである。各ユニット
は当該特定動作を開始する際にセットポインタ2が指示
しているFFをセット(1)するよう指令信号を生成す
る。このセットがなされると、セットポインタ2は直ち
に内容がリセット(0)状態の他のFFを次のセットの
ために指示することになる。
また、各ユニットは当該特定の動作を終了すると、リセ
ットポインタ3が指示しているFFをリセットするよう
指令信号を生成する。このリセットがなされると、リセ
ットポインタ3は次にリセットすべきFF、すなわち次
に当該特定の動作を終了する処理ユニットがセットした
F Fを指示する。
両ポインタ2及び3は通常異なるFFを指示しており、
内容が1のFFの数は、その時点で当該特定の動作を行
なっている処理ユニットの数を表していることになるの
で、このFF配列1の出力10をシステムへ送出すれば
、並列動作の管理が可能となるのである。例えば、この
セットFFの数が例えば予め定められた値(例えば、共
通資源が同時に使用され得る処理ユニットの数)以下の
ときにセラ1〜ポインタ2が指示しているFFをセラ1
〜することにより、各処理ユニットは当該特定動作を開
始できるようになるのである。
特に全てのF T・”の内容がリセット(0)状態であ
れば、当該特定の動作を実行している処理ユニットは同
等存在しないことを意味する。このときに限り両ポイン
タ2及び3は同一のFFを指示することになるが、それ
以外の場合には両ポインタは同一のFFを指示すること
はないのである。
リセットポインタ3の指示内容は必ずしも当該特定の動
作を終了した直後である必要はなく、ある処理ユニット
が当該動作を開始した時点でセットしたF Fを、終了
した時点でリセットできれば充分である。
尚、上記実施例では、I? F’を使用して1.0の内
容をセット、リセットに夫々対応させているが、1.0
以外の値を取り得る他の記憶素子を使用することも可能
である。
本発明は実施例が示すような、並列動作可能なユニット
が、特定の動作を同時に実行可能なユニット数に制限の
ある資源を共有使用している場合だけでなく、他のすべ
てのユニットが特定の動作を行っていない場合にのみ別
の動作を開始できる場合など、特定の動作の並列実行状
況を、処理ユニット相互間の並列動作の管理゛に用いる
必要がある場合一般に用いることができる。
ユ皿し一立坐 蒸上の如く、本発明によれば、セット、リセット可能な
複数の記憶素子の配列を用い、これ等記憶素子の任意の
素子をセット、リセット可能なポインタを設けて各処理
ユニットによりこれ等ポインタを制御するようにしてい
るので、同一の記憶素子に対して異なる値の更新指示を
同時に起り得なくすることができ、複雑な制御及び複雑
なハードウニの増加が防止可能となるという効果がある
。
【図面の簡単な説明】 第1図は本発明の実施例のブロック図、第2図は従来の
ハードウェアセマフォの一例を示す図である。 主要部分の符号の説明 1・・・・・・FF配列 2・・・・・・セラ1〜ポインタ 3・・・・・・リセットポインタ 11〜l rL・・・・・・FF

Claims (1)

    【特許請求の範囲】
  1. (1)互いに並列動作を行う複数の処理ユニットからな
    る情報処理システムにおいて、これ等処理ユニット相互
    間の並列動作の管理を行うハードウェアセマフォであつ
    て、各々がセットリセット可能な複数の記憶素子と、こ
    れ等記憶素子のセットを択一的に指定するセットポイン
    タ手段と、前記記憶素子のリセットを択一的に指定する
    リセットポインタ手段とを含み、前記処理ユニットの自
    己の処理動作の開始に応答して前記セットポインタ手段
    により指定されている記憶素子をセットし、また前記処
    理ユニットの自己の処理動作の終了に応答して前記リセ
    ットポインタ手段により指定されている記憶素子をリセ
    ットするようにし、前記記憶素子のセットリセット内容
    により前記処理ユニット相互間の並列動作の管理を行う
    ようにしたことを特徴とするハードウェアセマフォ。
JP15536688A 1988-06-23 1988-06-23 ハードウェアセマフォ Expired - Lifetime JPH0758468B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15536688A JPH0758468B2 (ja) 1988-06-23 1988-06-23 ハードウェアセマフォ

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JP15536688A JPH0758468B2 (ja) 1988-06-23 1988-06-23 ハードウェアセマフォ

Publications (2)

Publication Number Publication Date
JPH01321525A true JPH01321525A (ja) 1989-12-27
JPH0758468B2 JPH0758468B2 (ja) 1995-06-21

Family

ID=15604353

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JP15536688A Expired - Lifetime JPH0758468B2 (ja) 1988-06-23 1988-06-23 ハードウェアセマフォ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6892258B1 (en) * 2001-10-26 2005-05-10 Lsi Logic Corporation Hardware semaphores for a multi-processor system within a shared memory architecture

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6892258B1 (en) * 2001-10-26 2005-05-10 Lsi Logic Corporation Hardware semaphores for a multi-processor system within a shared memory architecture

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Publication number Publication date
JPH0758468B2 (ja) 1995-06-21

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