JPH01321542A - データ変換回路 - Google Patents
データ変換回路Info
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- JPH01321542A JPH01321542A JP15753988A JP15753988A JPH01321542A JP H01321542 A JPH01321542 A JP H01321542A JP 15753988 A JP15753988 A JP 15753988A JP 15753988 A JP15753988 A JP 15753988A JP H01321542 A JPH01321542 A JP H01321542A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、コンピュータシステム、特に画像処理システ
ム等におけるデータ変換回路に関する。
ム等におけるデータ変換回路に関する。
〈従来の技術〉
従来、コンピュータシステムにおいて、メモリに格納さ
れたデータや入力装置から入力されたデータに対してデ
ータ変換を行う場合、一般に、所定の変換関数を実現す
るためのデータ変換プログラムを作成し、ソフトウェア
処理によってデータ変換を行っている。
れたデータや入力装置から入力されたデータに対してデ
ータ変換を行う場合、一般に、所定の変換関数を実現す
るためのデータ変換プログラムを作成し、ソフトウェア
処理によってデータ変換を行っている。
また、画像処理システム等のように、大量のデーータの
データ変換が必要とされるシステムにおいては、第７図
に示すような専用のデータ変換回路を設けて、データ変
換処理の高速化を図っている場合もある。このデータ変
換回路は、コンピュータ７１のデータバスＡとそれ以外
のデータバスＢとの間にデータ変換器７２を設け、メモ
リ７３に格納されたデータや入出力装置７４から人力さ
れたデータ等に対してデータ変換処理を行うようにした
ものである。
データ変換が必要とされるシステムにおいては、第７図
に示すような専用のデータ変換回路を設けて、データ変
換処理の高速化を図っている場合もある。このデータ変
換回路は、コンピュータ７１のデータバスＡとそれ以外
のデータバスＢとの間にデータ変換器７２を設け、メモ
リ７３に格納されたデータや入出力装置７４から人力さ
れたデータ等に対してデータ変換処理を行うようにした
ものである。
〈発明が解決しようとする課題〉
しかしながら、上記従来の方式では、データ変換の柔軟
性と高速性が両立しないという欠点があった。すなわち
、萌者のソフトウェア処理では、非常に柔軟なデータ変
換処理が可能であるが、画像データのように大量データ
を対象とする場合、変換テーブル法のような高速化手法
を用いても変換時間の短縮には限界があった。一方、後
者の専用のデータ変換回路を設ける方法では、データ変
換処理の高速化は可能であるが、適応的に変換関数を変
えるような柔軟な処理か困難であった。逆に適応的に変
換特性を変えようとすると、例えば第７図の出力ポード
ア５の出力をプログラム制御する必要があり、高速性を
犠牲にする必要があった。
性と高速性が両立しないという欠点があった。すなわち
、萌者のソフトウェア処理では、非常に柔軟なデータ変
換処理が可能であるが、画像データのように大量データ
を対象とする場合、変換テーブル法のような高速化手法
を用いても変換時間の短縮には限界があった。一方、後
者の専用のデータ変換回路を設ける方法では、データ変
換処理の高速化は可能であるが、適応的に変換関数を変
えるような柔軟な処理か困難であった。逆に適応的に変
換特性を変えようとすると、例えば第７図の出力ポード
ア５の出力をプログラム制御する必要があり、高速性を
犠牲にする必要があった。
また、上記のようなデータ変換器を用いて高速な双方向
のデータ変換を実現しようとする場合、第８図に示すよ
うなデータ変換回路が用いられていた。このデータ変換
回路は、データバス８１からのデータをデータ変換器（
Ａ）８２でデータ変換し、３ステートバツフア８３を介
してデータバス８４に出力する一方、データバス８４か
らのデータをデータ変換器（Ｂ）８５でデータ変換し、
３ステートバツフア８６を介してデータバス８１に出力
するようになっている。そして、上記３ステートバツフ
ア８６には方向制御信号ＤＩＲが入力され、上記３ステ
ートバツフア８３には上記方向制御信号ＤＩＲがインバ
ータ８７を介して人力されて、上記データの方向が切換
るようになっている。
のデータ変換を実現しようとする場合、第８図に示すよ
うなデータ変換回路が用いられていた。このデータ変換
回路は、データバス８１からのデータをデータ変換器（
Ａ）８２でデータ変換し、３ステートバツフア８３を介
してデータバス８４に出力する一方、データバス８４か
らのデータをデータ変換器（Ｂ）８５でデータ変換し、
３ステートバツフア８６を介してデータバス８１に出力
するようになっている。そして、上記３ステートバツフ
ア８６には方向制御信号ＤＩＲが入力され、上記３ステ
ートバツフア８３には上記方向制御信号ＤＩＲがインバ
ータ８７を介して人力されて、上記データの方向が切換
るようになっている。
このように、上記のようなデータ変換器を用いて双方向
のデータ変換を行う場合は、独立した２個のデータ変換
器を必要とするため、回路規模が大きくなり、かつ、高
価になるという欠点があった。特に、個々のデータ変換
器の回路規模が大きい場合、この欠点は顕著であった。
のデータ変換を行う場合は、独立した２個のデータ変換
器を必要とするため、回路規模が大きくなり、かつ、高
価になるという欠点があった。特に、個々のデータ変換
器の回路規模が大きい場合、この欠点は顕著であった。
そこで、この発明の目的は、高速性と柔軟性を兼ね備え
たデータ変換回路を提供すると共に、小さな回路規模で
高速かつ柔軟な双方向データ変換を行うことができるデ
ータ変換回路を提供することにある。
たデータ変換回路を提供すると共に、小さな回路規模で
高速かつ柔軟な双方向データ変換を行うことができるデ
ータ変換回路を提供することにある。
〈課題を解決するための手段〉
上記目的を達成するため、第１の発明のデータ変換回路
は、コンピュータのデータバス、アドレスバスおよびコ
ントロールバスからの信号を符号化して選択信号として
出力する符号化器と、上記コンピュータのデータバスと
それ以外のデータバスに接続され、かつ、複数のデータ
変換特性を何し、上記符号化器が出力した選択信号にも
とづいて上記複数のデータ変換特性の中から一つのデー
タ変換特性を選択し、上記２つのデータバスのいずれか
一方のデータバスから人力されたデータを上記選択した
データ変換特性に従ってデータ変換して他方のデータバ
スに出力するデータ変換器とを備えたことを特徴として
いる。
は、コンピュータのデータバス、アドレスバスおよびコ
ントロールバスからの信号を符号化して選択信号として
出力する符号化器と、上記コンピュータのデータバスと
それ以外のデータバスに接続され、かつ、複数のデータ
変換特性を何し、上記符号化器が出力した選択信号にも
とづいて上記複数のデータ変換特性の中から一つのデー
タ変換特性を選択し、上記２つのデータバスのいずれか
一方のデータバスから人力されたデータを上記選択した
データ変換特性に従ってデータ変換して他方のデータバ
スに出力するデータ変換器とを備えたことを特徴として
いる。
また、第２の発明のデータ変換回路は、２つのデータバ
スに接続され、選択信号にもとづいて上記２つのデータ
バスのうちのいずれか一方のデータバスからの入力デー
タを選択して出力するデータセレクタと、複数のデータ
変換特性を有し、上記選択信号にもとづいて上記複数の
データ変換特性の中から一つのデータ変換特性を選択し
、上記データセレクタが出力したデータを上記選択した
データ変換特性に従ってデータ変換して出力するデータ
変換器と、上記データ変換器が出力したデータを、上記
選択信号にもとづいて上記２つのデータバスのうちのい
ずれか他方のデータバスに出力するデータ分配器とを備
えたことを特徴としている。
スに接続され、選択信号にもとづいて上記２つのデータ
バスのうちのいずれか一方のデータバスからの入力デー
タを選択して出力するデータセレクタと、複数のデータ
変換特性を有し、上記選択信号にもとづいて上記複数の
データ変換特性の中から一つのデータ変換特性を選択し
、上記データセレクタが出力したデータを上記選択した
データ変換特性に従ってデータ変換して出力するデータ
変換器と、上記データ変換器が出力したデータを、上記
選択信号にもとづいて上記２つのデータバスのうちのい
ずれか他方のデータバスに出力するデータ分配器とを備
えたことを特徴としている。
〈作用〉
第１の発明においては、符号化器が、コンビュ−タのデ
ータバス、アドレスバスおよびコントロールバスからの
信号を符号化して選択信号として出力し、上記コンピュ
ータのデータバスとそれ以外のデータバスに接続され、
かつ、複数のデータ変換特性を有するデータ変換器が、
上記符号化器が出力した選択信号にもとづいて上記複数
のデータ変換特性の中から一つのデータ変換特性を選択
し、上記２つのデータバスのいずれか一方のデータバス
から入力されたデータを上記選択したデータ変換特性に
従ってデータ変換して他方のデータバスに出力する。
ータバス、アドレスバスおよびコントロールバスからの
信号を符号化して選択信号として出力し、上記コンピュ
ータのデータバスとそれ以外のデータバスに接続され、
かつ、複数のデータ変換特性を有するデータ変換器が、
上記符号化器が出力した選択信号にもとづいて上記複数
のデータ変換特性の中から一つのデータ変換特性を選択
し、上記２つのデータバスのいずれか一方のデータバス
から入力されたデータを上記選択したデータ変換特性に
従ってデータ変換して他方のデータバスに出力する。
このように、コンピュータのデータバス、アドレスバス
およびコントロールバスの信号を符号化し、これによっ
てデータ変換特性を切替えるので、高速なデータ変換処
理がプログラム制御によらず柔軟に行うことができる。
およびコントロールバスの信号を符号化し、これによっ
てデータ変換特性を切替えるので、高速なデータ変換処
理がプログラム制御によらず柔軟に行うことができる。
また、第２の発明においては、２つのデータバスに接続
されたデータセレクタが、選択信号にもとづいて上記２
つのデータバスのうちのいずれか一方のデータバスから
の入力データを選択して出力し、複数のデータ変換特性
を有するデータ変換器が、上記選択信号にもとづいて上
記複数のデータ変換特性の中から一つのデータ変換特性
を選択し、上記データセレクタが出力したデータを上記
選択したデータ変換特性に従ってデータ変換して出力し
、データ分配器が上記データ変換器が出力したデータを
、上記選択信号にもとづいて上記２つのデータバスのう
ちのいずれか他方のデータバスに出力する。
されたデータセレクタが、選択信号にもとづいて上記２
つのデータバスのうちのいずれか一方のデータバスから
の入力データを選択して出力し、複数のデータ変換特性
を有するデータ変換器が、上記選択信号にもとづいて上
記複数のデータ変換特性の中から一つのデータ変換特性
を選択し、上記データセレクタが出力したデータを上記
選択したデータ変換特性に従ってデータ変換して出力し
、データ分配器が上記データ変換器が出力したデータを
、上記選択信号にもとづいて上記２つのデータバスのう
ちのいずれか他方のデータバスに出力する。
このように、選択信号によってデータを選択すると共に
データ変換特性を切替えるので、高速かつ柔軟な双方向
データ変換を行うことができる。
データ変換特性を切替えるので、高速かつ柔軟な双方向
データ変換を行うことができる。
〈実施例〉
以下、この発明を図示の実施例により詳細に説明する。
第１の発明の実施例
第１図は本実施例の回路構成を示すブロック図である。
第１図の破線で囲まれる部分１が本実施例のデータ変換
回路であり、データ変換器２、符号化器３および出力ポ
ート４で構成されている。上記符号化器３には、図示し
ないＣＰＵ、メモリ等で構成されるコンピュータ５のア
ドレスバス、コントロールバス、データバスＡの信号の
一部が入力される。そして、これらの入力情報にしたが
って上記符号化器３で符号化された出力が、データ変換
器２へ選択信号として人力される。データ変換器２は複
数のデータ変換特性を有しており、その変換特性の中か
ら、上記選択信号にもとづいてデータ変換特性を選択し
、その選択したデータ変換特性に従って、データバスＡ
と、メモリ６および入出力装置７を接続したデータバス
Ｂとの間でデータ変換を行う。出力ポート４は符号化器
３の出力符号をプログラム制御により切り替える目的で
用いられる。符号化器３の出力符号を切り替える必要か
ない場合、出力ポート４はなくてもよい。なお、第１図
ではデータバスＢが双方向の場合を示したが、単方向の
場合にも同様に適用できる。
回路であり、データ変換器２、符号化器３および出力ポ
ート４で構成されている。上記符号化器３には、図示し
ないＣＰＵ、メモリ等で構成されるコンピュータ５のア
ドレスバス、コントロールバス、データバスＡの信号の
一部が入力される。そして、これらの入力情報にしたが
って上記符号化器３で符号化された出力が、データ変換
器２へ選択信号として人力される。データ変換器２は複
数のデータ変換特性を有しており、その変換特性の中か
ら、上記選択信号にもとづいてデータ変換特性を選択し
、その選択したデータ変換特性に従って、データバスＡ
と、メモリ６および入出力装置７を接続したデータバス
Ｂとの間でデータ変換を行う。出力ポート４は符号化器
３の出力符号をプログラム制御により切り替える目的で
用いられる。符号化器３の出力符号を切り替える必要か
ない場合、出力ポート４はなくてもよい。なお、第１図
ではデータバスＢが双方向の場合を示したが、単方向の
場合にも同様に適用できる。
第２図は、本実施例の具体的な回路例を示したものであ
り、図示しないコンピュータから図示しない画像メモリ
へ書き込まれるデータに対してデータ変換を行うための
データ変換回路である。上記コンピュータのアドレスバ
スは２４ビツト、データバスは１６ビツトである。また
画像メモリは１画面５１２ｘ５１２画素、１画素１６ビ
ツトで複数画面の構成であり、上記アドレスバスのＡ１
〜Ａ８の９ビツトが画面の水平アドレス（Ｘ）の指定に
、Ａ ＋ ｏ ＝ Ａ ＋ ｓの９ビツトが画面の垂直
アドレス（Ｙ、）の指定に用いられるものとする。すな
わち、Ｘ、、Ｙ合わせて１８ビツトで、１画面２５６に
ワード（画素）のうちの任意の１ワード（画素）が選択
され、第３図に示すように２次元的にアドレスが配置さ
れる。第２図において破線で囲まれたブロック２１が符
号化器の部分である。レジスタ２２にはデータバス変換
処理の対象とする画面を示すアドレスがセットされてお
り、この出力５ビツトとアドレスバスの上位５ビツトが
一部コンパレータ２３で比較され、対象とする画面かど
うかの判定か行われる。また、レジスタ２４．２６．２
８および３０には、第３図の斜線で示されろ矩形領域を
指定するためのデータＸｉ、Ｘ２．ＹｌおよびＹ２がセ
ットされており、大小コンパレータ２５．２７．２９．
３Ｉおよびゲート３３によってコンピュータからアクセ
ス中の画素が矩形領域内にあるか否かの判定が行われる
。データ変換器としてはＲＯＭ３５が使用されている。
り、図示しないコンピュータから図示しない画像メモリ
へ書き込まれるデータに対してデータ変換を行うための
データ変換回路である。上記コンピュータのアドレスバ
スは２４ビツト、データバスは１６ビツトである。また
画像メモリは１画面５１２ｘ５１２画素、１画素１６ビ
ツトで複数画面の構成であり、上記アドレスバスのＡ１
〜Ａ８の９ビツトが画面の水平アドレス（Ｘ）の指定に
、Ａ ＋ ｏ ＝ Ａ ＋ ｓの９ビツトが画面の垂直
アドレス（Ｙ、）の指定に用いられるものとする。すな
わち、Ｘ、、Ｙ合わせて１８ビツトで、１画面２５６に
ワード（画素）のうちの任意の１ワード（画素）が選択
され、第３図に示すように２次元的にアドレスが配置さ
れる。第２図において破線で囲まれたブロック２１が符
号化器の部分である。レジスタ２２にはデータバス変換
処理の対象とする画面を示すアドレスがセットされてお
り、この出力５ビツトとアドレスバスの上位５ビツトが
一部コンパレータ２３で比較され、対象とする画面かど
うかの判定か行われる。また、レジスタ２４．２６．２
８および３０には、第３図の斜線で示されろ矩形領域を
指定するためのデータＸｉ、Ｘ２．ＹｌおよびＹ２がセ
ットされており、大小コンパレータ２５．２７．２９．
３Ｉおよびゲート３３によってコンピュータからアクセ
ス中の画素が矩形領域内にあるか否かの判定が行われる
。データ変換器としてはＲＯＭ３５が使用されている。
このＲＯＭ３５にはあらかじめ所定のデータ変換特性を
得るためのデータが書き込まれており、ゲート３３の出
力に応じてそのデータ変換特性が切り替わるようになっ
ている。一致コンパレータ２３でアドレスが一致し、か
つメモリへの書き込み時（ＭＥＭＯＲＱ＝Ｏ，Ｒ／Ｗ＝
０）のみゲート３２の出力はアクティブになり、ＲＯＭ
３５がイネーブル状態となってデータ変換器として働く
、そり以外のときは、ＲＯＭ３５はディスエーブル状態
で３ステート出力となり、データバスの内容が、インバ
ータ３４の出力をうけてイネーブル状態となった３ステ
ートバツフア３６を介して、そのまま画像メモリへ送ら
れる。このようにして対象とする画面をアクセスする場
合だけ自動的にデータ変換処理が行われ、しかも指定し
た矩形領域内と外で全く別の変換特性にしたがってデー
タ変換（例えばγ補正と階調反転）される。
得るためのデータが書き込まれており、ゲート３３の出
力に応じてそのデータ変換特性が切り替わるようになっ
ている。一致コンパレータ２３でアドレスが一致し、か
つメモリへの書き込み時（ＭＥＭＯＲＱ＝Ｏ，Ｒ／Ｗ＝
０）のみゲート３２の出力はアクティブになり、ＲＯＭ
３５がイネーブル状態となってデータ変換器として働く
、そり以外のときは、ＲＯＭ３５はディスエーブル状態
で３ステート出力となり、データバスの内容が、インバ
ータ３４の出力をうけてイネーブル状態となった３ステ
ートバツフア３６を介して、そのまま画像メモリへ送ら
れる。このようにして対象とする画面をアクセスする場
合だけ自動的にデータ変換処理が行われ、しかも指定し
た矩形領域内と外で全く別の変換特性にしたがってデー
タ変換（例えばγ補正と階調反転）される。
なお、本実施例ではデータ変換器がＲＯＭの場合を示し
たが、別の書き込み手段を備えたＲＡＭでもよく、乗算
器等を組合せたより複雑なデータ変換器であってもよい
。またコンピュータのアドレスバスやデータバスのバス
幅に特定されることはない。
たが、別の書き込み手段を備えたＲＡＭでもよく、乗算
器等を組合せたより複雑なデータ変換器であってもよい
。またコンピュータのアドレスバスやデータバスのバス
幅に特定されることはない。
第２の発明の実施例
第４図は、本実施例の回路構成を示すブロック図である
。
。
この双方向データ変換回路は、２つのデータバス４１お
よび４２から入力されるデータのうちの一方を選択して
出力するデータセレクタ４３と、上記データセレクタ４
３が出力したデータを入力データとし、この入力データ
に対して所定の変換特性にしたがってデータを出力する
データ変換器４４と、３ステートバツフア４５．４６お
よびインバータ４７とで構成されている。ここで、上記
３ステートバツフア４５と４６とで１人力２出力のデー
タ分配器の機能を果している。外部からの。
よび４２から入力されるデータのうちの一方を選択して
出力するデータセレクタ４３と、上記データセレクタ４
３が出力したデータを入力データとし、この入力データ
に対して所定の変換特性にしたがってデータを出力する
データ変換器４４と、３ステートバツフア４５．４６お
よびインバータ４７とで構成されている。ここで、上記
３ステートバツフア４５と４６とで１人力２出力のデー
タ分配器の機能を果している。外部からの。
方向制御信号ＤＩＲによって、２つのデータバス４１お
よび４２の間のデータの流れの方向が切り替えられる。
よび４２の間のデータの流れの方向が切り替えられる。
第４図において、ＤＩＲ＝０のときデータバス４１から
４２へ、ＤＩＲ＝１のときデータバス４２から４１へそ
れぞれデータ変換されたデータが流れる。すなわち、Ｄ
ＩＲ＝０のとき、データセレクタ４３でデータバス４１
からのデータが選択され、データ変換器４４を介してデ
ータ変換され、３ステートバツフア４６によってデータ
バス４２へ出力される。このとき、３ステートバツフア
４５は３ステート出力状態となっており、データバス４
Ｉへは影響を与えない。逆に、ＤＩＲ＝１のとき、デー
タセレクタ４３でデータバス４２からのデータが選択さ
れ、データ変換器４４を介してデータ変換され、３ステ
ートバツフア４５によってデータバス４１へ出力される
。このとき、３ステートバツフア４６は３ステート出力
状態でデータバス４２へは影響を与えない。ここで、方
向制御信号ＤＩＲを用いてデータ変換器４４の変換特性
を切り替えれば、データの方向で異なる変換特性を持つ
双方向データ変換回路を得ることができる。
４２へ、ＤＩＲ＝１のときデータバス４２から４１へそ
れぞれデータ変換されたデータが流れる。すなわち、Ｄ
ＩＲ＝０のとき、データセレクタ４３でデータバス４１
からのデータが選択され、データ変換器４４を介してデ
ータ変換され、３ステートバツフア４６によってデータ
バス４２へ出力される。このとき、３ステートバツフア
４５は３ステート出力状態となっており、データバス４
Ｉへは影響を与えない。逆に、ＤＩＲ＝１のとき、デー
タセレクタ４３でデータバス４２からのデータが選択さ
れ、データ変換器４４を介してデータ変換され、３ステ
ートバツフア４５によってデータバス４１へ出力される
。このとき、３ステートバツフア４６は３ステート出力
状態でデータバス４２へは影響を与えない。ここで、方
向制御信号ＤＩＲを用いてデータ変換器４４の変換特性
を切り替えれば、データの方向で異なる変換特性を持つ
双方向データ変換回路を得ることができる。
第５図は、本実施例の具体的な回路例を示したものであ
り、８ビツトのデータバス５１および５２の間に置かれ
る双方向データ変換回路の１例である。この双方向デー
タ変換回路は、各データバス５１．５２からの８ビツト
のデータのうちのいずれかを選択出力するデータセレク
タ５３、あらかじめ所定の変換特性を得るためのデータ
が書き込まれたデータ変換器としての５１２バイトのＲ
ＯＭ５４、各８ビツトの３ステートバツフア５５゜５６
およびインバータ５７で構成されいてる。データセレク
タ５３の８ビツトの出力端子は、それぞれＲＯＭ５４の
アドレス入力端子に接続され、ＲＯＭ５４の８ビツトの
データ出力端子は、それぞれ３ステートバツフア５５お
よび５６に接続されろ。ここで、ＲＯＭ５４はいわゆる
ルックアップテーブルとして使用されており、データ変
換器としての役割を果している。データの流れの制御は
、第４図で述べた場合と全く同様にして行われる。ＲＯ
Ｍ５４の最上位アドレス入力端子には方向制御信号ＤＩ
Ｒが接続され、データの流れる方向によって変換特性を
切り替えるようになっている。一方の変換特性が他方の
逆関数になるようにすることは、ＲＯＭ５４への書き込
みデータを適当に選ぶことによって容易に達成できる。
り、８ビツトのデータバス５１および５２の間に置かれ
る双方向データ変換回路の１例である。この双方向デー
タ変換回路は、各データバス５１．５２からの８ビツト
のデータのうちのいずれかを選択出力するデータセレク
タ５３、あらかじめ所定の変換特性を得るためのデータ
が書き込まれたデータ変換器としての５１２バイトのＲ
ＯＭ５４、各８ビツトの３ステートバツフア５５゜５６
およびインバータ５７で構成されいてる。データセレク
タ５３の８ビツトの出力端子は、それぞれＲＯＭ５４の
アドレス入力端子に接続され、ＲＯＭ５４の８ビツトの
データ出力端子は、それぞれ３ステートバツフア５５お
よび５６に接続されろ。ここで、ＲＯＭ５４はいわゆる
ルックアップテーブルとして使用されており、データ変
換器としての役割を果している。データの流れの制御は
、第４図で述べた場合と全く同様にして行われる。ＲＯ
Ｍ５４の最上位アドレス入力端子には方向制御信号ＤＩ
Ｒが接続され、データの流れる方向によって変換特性を
切り替えるようになっている。一方の変換特性が他方の
逆関数になるようにすることは、ＲＯＭ５４への書き込
みデータを適当に選ぶことによって容易に達成できる。
なお、本実施例ではデータ幅が８ビツトの場合を示した
が本発明はデータ幅が８ビツト以外のビット数の場合に
も適用できる。また、本実施例ではデータ変換器がＲＯ
Ｍの場合を示したが、別の書き込み手段を備えたＲＡＭ
でもよく、さらに複雑なデータ変換器を用いることもで
きる。例えば、第６図に示すような、より複雑なデータ
変換器を用いることができる。このデータ変換器は、乗
算器６１．加算器６２、ＲＯＭ６３および６４で構成さ
れている。そして、人力データＸに対して（Ａ・Ｘ＋Ｂ
）の変換特性を持ち、定数ＡおよびＢは、それぞれＲＯ
Ｍ６３および６４によって与えられる。このデータ変換
器を本発明の双方向データ変換回路に適用すれば、例え
ば方向制御信号ＤＩ［によってＲＯＭ３３および３４の
出ツノ内容を切りすることは容易である。
が本発明はデータ幅が８ビツト以外のビット数の場合に
も適用できる。また、本実施例ではデータ変換器がＲＯ
Ｍの場合を示したが、別の書き込み手段を備えたＲＡＭ
でもよく、さらに複雑なデータ変換器を用いることもで
きる。例えば、第６図に示すような、より複雑なデータ
変換器を用いることができる。このデータ変換器は、乗
算器６１．加算器６２、ＲＯＭ６３および６４で構成さ
れている。そして、人力データＸに対して（Ａ・Ｘ＋Ｂ
）の変換特性を持ち、定数ＡおよびＢは、それぞれＲＯ
Ｍ６３および６４によって与えられる。このデータ変換
器を本発明の双方向データ変換回路に適用すれば、例え
ば方向制御信号ＤＩ［によってＲＯＭ３３および３４の
出ツノ内容を切りすることは容易である。
〈発明の効果〉
以上より明らかなように、第１の発明のデータ変換回路
は、コンピュータのデータバス、アドレスバスおよびコ
ントロールバスの信号を符号化器で符号化し、これによ
ってデータ変換器のデータ変換特性を切替えるようにし
ているので、高速なデータ変換処理がプログラム制御に
よらず柔軟に行うことができる。
は、コンピュータのデータバス、アドレスバスおよびコ
ントロールバスの信号を符号化器で符号化し、これによ
ってデータ変換器のデータ変換特性を切替えるようにし
ているので、高速なデータ変換処理がプログラム制御に
よらず柔軟に行うことができる。
また、第２の発明のデータ変換回路は、従来の双方向デ
ータ変換回路のようにデータ変換器を２個必要とせず、
１個のデータ変換器を用いて双方向データ変換を行うこ
とができ、しかも、データ変換方向を切替えるための選
択信号によりデータ変換特性を切替えるようにしている
ので、高速かつ柔軟なデータ変換を行うことができる。
ータ変換回路のようにデータ変換器を２個必要とせず、
１個のデータ変換器を用いて双方向データ変換を行うこ
とができ、しかも、データ変換方向を切替えるための選
択信号によりデータ変換特性を切替えるようにしている
ので、高速かつ柔軟なデータ変換を行うことができる。
第１図は第１の発明のデータ変換回路の一実施例を示す
ブロック図、第２図は上記実施例の具体的な回路例を示
す図、第３図は第２図のデータ変換回路に接続された画
像メモリの画像構成を説明する図、第４図は第２の発明
のデータ変換回路の一実施例のブロック図、。第５図は
第４図のデータ変換回路の具体的な回路例を示す図、第
６図は第４図のデータ変換回路におけるデータ変換器の
他の１例を示すブロック図、第７図は従来のデータ変換
回路のブロック図、第８図は従来の双方向データ変換回
路のブロック図である。 ｌ・・・データ変換回路、２・・・データ変換器、３・
・符号化器、５− コンピュータ、４１．４２・・・デ
ータバス、 ４３・・・データセレクタ、４４・・・データ変換器、
４５．４６・・・３ステートバツフア、４７・・・イン
バータ。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名〇 −〜
〇 −”Ｌ？５ δ ２６６一
ブロック図、第２図は上記実施例の具体的な回路例を示
す図、第３図は第２図のデータ変換回路に接続された画
像メモリの画像構成を説明する図、第４図は第２の発明
のデータ変換回路の一実施例のブロック図、。第５図は
第４図のデータ変換回路の具体的な回路例を示す図、第
６図は第４図のデータ変換回路におけるデータ変換器の
他の１例を示すブロック図、第７図は従来のデータ変換
回路のブロック図、第８図は従来の双方向データ変換回
路のブロック図である。 ｌ・・・データ変換回路、２・・・データ変換器、３・
・符号化器、５− コンピュータ、４１．４２・・・デ
ータバス、 ４３・・・データセレクタ、４４・・・データ変換器、
４５．４６・・・３ステートバツフア、４７・・・イン
バータ。 特 許 出 願 人 シャープ株式会社代 理 人
弁理士 前出 葆 はか１名〇 −〜
〇 −”Ｌ？５ δ ２６６一
Claims (2)
- （１）コンピュータのデータバス、アドレスバスおよび
コントロールバスからの信号を符号化して選択信号とし
て出力する符号化器と、 上記コンピュータのデータバスとそれ以外のデータバス
に接続され、かつ、複数のデータ変換特性を有し、上記
符号化器が出力した選択信号にもとづいて上記複数のデ
ータ変換特性の中から一つのデータ変換特性を選択し、
上記２つのデータバスのいずれか一方のデータバスから
入力されたデータを上記選択したデータ変換特性に従っ
てデータ変換して他方のデータバスに出力するデータ変
換器とを備えたことを特徴とするデータ変換回路。 - （２）２つのデータバスに接続され、選択信号にもとづ
いて上記２つのデータバスのうちのいずれか一方のデー
タバスからの入力データを選択して出力するデータセレ
クタと、 複数のデータ変換特性を有し、上記選択信号にもとづい
て上記複数のデータ変換特性の中から一つのデータ変換
特性を選択し、上記データセレクタが出力したデータを
上記選択したデータ変換特性に従ってデータ変換して出
力するデータ変換器と、 上記データ変換器が出力したデータを、上記選択信号に
もとづいて上記２つのデータバスのうちのいずれか他方
のデータバスに出力するデータ分配器とを備えたことを
特徴とするデータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15753988A JPH01321542A (ja) | 1988-06-23 | 1988-06-23 | データ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15753988A JPH01321542A (ja) | 1988-06-23 | 1988-06-23 | データ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01321542A true JPH01321542A (ja) | 1989-12-27 |
Family
ID=15651891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15753988A Pending JPH01321542A (ja) | 1988-06-23 | 1988-06-23 | データ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006304059A (ja) * | 2005-04-22 | 2006-11-02 | Kawasaki Microelectronics Kk | 電子回路 |
-
1988
- 1988-06-23 JP JP15753988A patent/JPH01321542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006304059A (ja) * | 2005-04-22 | 2006-11-02 | Kawasaki Microelectronics Kk | 電子回路 |
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