JP2000270207A - 画像処理装置及びこれを用いたディスプレイ装置 - Google Patents
画像処理装置及びこれを用いたディスプレイ装置Info
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- JP2000270207A JP2000270207A JP11073765A JP7376599A JP2000270207A JP 2000270207 A JP2000270207 A JP 2000270207A JP 11073765 A JP11073765 A JP 11073765A JP 7376599 A JP7376599 A JP 7376599A JP 2000270207 A JP2000270207 A JP 2000270207A
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Abstract
(57)【要約】
【課題】 所定の補間演算を伴った上で並列処理により
解像度変換を行う画像処理装置であって、小型化及びコ
ストダウンを実現した画像処理装置を提供する。 【解決手段】 定数加算回路６での拡大値Ｍを用いた加
算結果に応じて発生するデータリード制御信号ＤＲＣに
基づいて、データラッチ２は、所定の補間演算を伴った
上で並列処理により解像度変換を行うために各一回毎の
処理で必要となり得る全ての元画素データを選択し、そ
の後、上記加算結果に応じて発生する選択信号Ｃに基づ
いて、セレクタ４が、出力画素データ（解像度変換後の
画像の画素データ）毎に必要となる元画素データを選択
する。
解像度変換を行う画像処理装置であって、小型化及びコ
ストダウンを実現した画像処理装置を提供する。 【解決手段】 定数加算回路６での拡大値Ｍを用いた加
算結果に応じて発生するデータリード制御信号ＤＲＣに
基づいて、データラッチ２は、所定の補間演算を伴った
上で並列処理により解像度変換を行うために各一回毎の
処理で必要となり得る全ての元画素データを選択し、そ
の後、上記加算結果に応じて発生する選択信号Ｃに基づ
いて、セレクタ４が、出力画素データ（解像度変換後の
画像の画素データ）毎に必要となる元画素データを選択
する。
Description
【０００１】
【発明の属する技術分野】本発明は、画像の解像度変換
を行う画像処理装置に関するものである。
を行う画像処理装置に関するものである。
【０００２】
【従来の技術】従来は、入力画素の拡大処理を１画素毎
に行っていた。しかし、近年、より高解像度への画像の
解像度変換が必要な場合や液晶やプラズマディスプレイ
（ＰＤＰ）などを用いたコンピュータディスプレイのよ
うにリアルタイムでの解像度変換処理が求められる中
で、解像度変換後の画像の複数の画素データを並列に得
る（以下、「並列処理により解像度変換を行う」と言
う）方式がとられるようになっている。
に行っていた。しかし、近年、より高解像度への画像の
解像度変換が必要な場合や液晶やプラズマディスプレイ
（ＰＤＰ）などを用いたコンピュータディスプレイのよ
うにリアルタイムでの解像度変換処理が求められる中
で、解像度変換後の画像の複数の画素データを並列に得
る（以下、「並列処理により解像度変換を行う」と言
う）方式がとられるようになっている。
【０００３】並列処理により解像度変換を行う場合、特
に、有理数倍の画像拡大率で解像度変換を行う場合は、
解像度変換の対象である入力された画像の画素データ
（以下、「元画素データ」と言う）の選択処理が複雑に
なる。特開平１０−６３８２７号の公報には、定数を加
算したときにキャリー（桁上がり）が発生するか否かに
応じて元画素データを繰り返し使用するか否かを判定す
る方式にて、並列処理により解像度変換を行う画像処理
装置が開示されている。
に、有理数倍の画像拡大率で解像度変換を行う場合は、
解像度変換の対象である入力された画像の画素データ
（以下、「元画素データ」と言う）の選択処理が複雑に
なる。特開平１０−６３８２７号の公報には、定数を加
算したときにキャリー（桁上がり）が発生するか否かに
応じて元画素データを繰り返し使用するか否かを判定す
る方式にて、並列処理により解像度変換を行う画像処理
装置が開示されている。
【０００４】
【発明が解決しようとする課題】ここで、所定の補間演
算処理を伴った上で、すなわち、複数の元画素データを
用いて所定の補間演算を行うことにより解像度変換後の
画像の各画素データを求めるようにした上で、並列処理
により解像度変換を行うためには、各一回毎の処理でデ
ータラッチからより多くの元画素データをリードする必
要があるが、上記公報に開示されている画像処理装置で
は、必要となる各元画素データを個別のセレクタにより
選択するようになっており、必要となる元画素データの
数だけアドレスを指定する必要があるので、バスの数が
大きく増加するなどして構成が複雑になる。その結果、
画像処理装置としての大型化及びコストアップを招く可
能性が大きかった。
算処理を伴った上で、すなわち、複数の元画素データを
用いて所定の補間演算を行うことにより解像度変換後の
画像の各画素データを求めるようにした上で、並列処理
により解像度変換を行うためには、各一回毎の処理でデ
ータラッチからより多くの元画素データをリードする必
要があるが、上記公報に開示されている画像処理装置で
は、必要となる各元画素データを個別のセレクタにより
選択するようになっており、必要となる元画素データの
数だけアドレスを指定する必要があるので、バスの数が
大きく増加するなどして構成が複雑になる。その結果、
画像処理装置としての大型化及びコストアップを招く可
能性が大きかった。
【０００５】そこで、本発明は、所定の補間演算を伴っ
た上で並列処理により解像度変換を行う画像処理装置で
あって、小型化及びコストダウンを図りやすい画像処理
装置を提供することを目的とする。
た上で並列処理により解像度変換を行う画像処理装置で
あって、小型化及びコストダウンを図りやすい画像処理
装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の画像処理装置では、入力される複数の画素
データを順次保持するとともに、データリード制御信号
に応じて順次変化するリードアドレスポインタを有し、
該リードアドレスポインタに対応するアドレスと所定の
関係を満足する複数のアドレスに保持している画素デー
タを同時に出力する第１のデータ保持手段と、該第１の
データ保持手段から出力される複数の画素データの中か
ら選択信号に応じて画素データを選択する選択手段と、
該選択手段によって選択された画素データを用いて所定
の補間演算を行い、その演算結果を出力する補間演算手
段と、前の加算結果と定数とを用いた加算を順次行い、
その加算結果に桁上がりが発生したか否かに応じて前記
データリード制御信号及び前記選択信号を生成する定数
加算手段とを有する構成となっている。
め、本発明の画像処理装置では、入力される複数の画素
データを順次保持するとともに、データリード制御信号
に応じて順次変化するリードアドレスポインタを有し、
該リードアドレスポインタに対応するアドレスと所定の
関係を満足する複数のアドレスに保持している画素デー
タを同時に出力する第１のデータ保持手段と、該第１の
データ保持手段から出力される複数の画素データの中か
ら選択信号に応じて画素データを選択する選択手段と、
該選択手段によって選択された画素データを用いて所定
の補間演算を行い、その演算結果を出力する補間演算手
段と、前の加算結果と定数とを用いた加算を順次行い、
その加算結果に桁上がりが発生したか否かに応じて前記
データリード制御信号及び前記選択信号を生成する定数
加算手段とを有する構成となっている。
【０００７】以上の構成により、所定の補間演算を伴っ
た上で並列処理により解像度変換を行うために各一回毎
の処理で必要となり得る全ての元画素データが第１のデ
ータ保持手段により選択され、その後、出力画素データ
（解像度変換後の画像の画素データ）毎に必要となる元
画素データが選択手段により選択される。
た上で並列処理により解像度変換を行うために各一回毎
の処理で必要となり得る全ての元画素データが第１のデ
ータ保持手段により選択され、その後、出力画素データ
（解像度変換後の画像の画素データ）毎に必要となる元
画素データが選択手段により選択される。
【０００８】また、請求項２に記載の画像処理装置で
は、請求項１に記載の画像処理装置において、さらに、
入力される複数の画素データを保持する第２のデータ保
持手段と、該第２のデータ保持手段から出力される画素
データを用いて所定の補間演算を行い、その演算結果を
出力する副走査補間演算手段と、所定の補間演算を行う
ことにより副走査方向に解像度が変換された画像の画素
データが主走査方向に前記副走査補間演算手段から順次
出力されるようにするために必要な画素データが前記第
２のデータ保持手段から順次出力されるように制御する
手段とを設け、前記副走査補間演算手段から出力される
データを前記第１のデータ保持手段に入力する構成とし
ている。
は、請求項１に記載の画像処理装置において、さらに、
入力される複数の画素データを保持する第２のデータ保
持手段と、該第２のデータ保持手段から出力される画素
データを用いて所定の補間演算を行い、その演算結果を
出力する副走査補間演算手段と、所定の補間演算を行う
ことにより副走査方向に解像度が変換された画像の画素
データが主走査方向に前記副走査補間演算手段から順次
出力されるようにするために必要な画素データが前記第
２のデータ保持手段から順次出力されるように制御する
手段とを設け、前記副走査補間演算手段から出力される
データを前記第１のデータ保持手段に入力する構成とし
ている。
【０００９】以上の構成により、第１のデータ保持手段
には、補間演算が行われることにより副走査方向に解像
度が変換された画像の画素データが主走査方向に順次入
力されるので、主走査方向及び副走査方向の両方向に補
間演算を伴った上で並列処理により解像度変換を行うに
あたって、画素データを保持するデータ保持手段を増加
させる必要はなくなる。
には、補間演算が行われることにより副走査方向に解像
度が変換された画像の画素データが主走査方向に順次入
力されるので、主走査方向及び副走査方向の両方向に補
間演算を伴った上で並列処理により解像度変換を行うに
あたって、画素データを保持するデータ保持手段を増加
させる必要はなくなる。
【００１０】また、請求項３に記載の画像処理装置で
は、請求項１または２に記載の画像処理装置において、
前記補間演算手段が線形補間演算を行うものであって、
前記定数加算回路の加算結果を用いて前記補間演算手段
で行われる線形補間演算の補間係数を生成する補間係数
生成手段を有する構成となっている。
は、請求項１または２に記載の画像処理装置において、
前記補間演算手段が線形補間演算を行うものであって、
前記定数加算回路の加算結果を用いて前記補間演算手段
で行われる線形補間演算の補間係数を生成する補間係数
生成手段を有する構成となっている。
【００１１】以上の構成により、各処理毎に元画素デー
タと出力画素データとの位置関係に応じた適切な補間係
数を生成するにあたって、データリード制御信号及び選
択信号を生成するために必要となる、定数加算手段にて
行われる加算結果を利用しているので、補間係数を生成
するために別の手段を設ける必要はなくなる。
タと出力画素データとの位置関係に応じた適切な補間係
数を生成するにあたって、データリード制御信号及び選
択信号を生成するために必要となる、定数加算手段にて
行われる加算結果を利用しているので、補間係数を生成
するために別の手段を設ける必要はなくなる。
【００１２】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の第１実施形態
である画像処理装置のブロック図である。尚、同図には
示されていないが、各ブロックには同一のクロックが供
給されており、各ブロックはクロックに同期して動作す
るものとする。
を参照しながら説明する。図１は本発明の第１実施形態
である画像処理装置のブロック図である。尚、同図には
示されていないが、各ブロックには同一のクロックが供
給されており、各ブロックはクロックに同期して動作す
るものとする。
【００１３】入力された画像の画素データはデータラッ
チ１に保持されている。データラッチ１はアドレスカウ
ンタ３が出力するリードアドレス信号ＲＡが示すアドレ
スに保持している画素データを出力する。
チ１に保持されている。データラッチ１はアドレスカウ
ンタ３が出力するリードアドレス信号ＲＡが示すアドレ
スに保持している画素データを出力する。
【００１４】データラッチ１から出力された画素データ
はデータラッチ２に順次入力される。データラッチ２は
データライトアドレスポインタを有し、入力された画素
データをデータライトアドレスポインタが示すアドレス
に保持する。尚、データライトアドレスポインタは順次
カウントアップしていく。
はデータラッチ２に順次入力される。データラッチ２は
データライトアドレスポインタを有し、入力された画素
データをデータライトアドレスポインタが示すアドレス
に保持する。尚、データライトアドレスポインタは順次
カウントアップしていく。
【００１５】また、データラッチ２はリードアドレスポ
インタを有し、リードアドレスポインタが示すアドレス
を先頭とする連続した３つのアドレスに保持している画
素データを若いアドレスに保持されているものから順に
画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2として出力す
る。リードアドレスポインタは定数加算回路６が出力す
る２ビットのデータリード制御信号ＤＲＣに応じてクロ
ックに同期して変化する。
インタを有し、リードアドレスポインタが示すアドレス
を先頭とする連続した３つのアドレスに保持している画
素データを若いアドレスに保持されているものから順に
画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2として出力す
る。リードアドレスポインタは定数加算回路６が出力す
る２ビットのデータリード制御信号ＤＲＣに応じてクロ
ックに同期して変化する。
【００１６】具体的には、リードアドレスポインタは、
ビットデータを最上位ビットから順に左から記載するも
のとすると、データリード制御信号ＤＲＣが（００）で
あれば増加せず、データリード制御信号ＤＲＣが（０
１）であれば１増加し、データリード制御信号ＤＲＣが
（１０）であれば２増加する。
ビットデータを最上位ビットから順に左から記載するも
のとすると、データリード制御信号ＤＲＣが（００）で
あれば増加せず、データリード制御信号ＤＲＣが（０
１）であれば１増加し、データリード制御信号ＤＲＣが
（１０）であれば２増加する。
【００１７】これにより、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、…
という画素データがこの記載順にデータラッチ２に保持
されたとすると、出力されている３つの画素データＯＵ
Ｔ0、ＯＵＴ1、ＯＵＴ2がそれぞれＡ、Ｂ、Ｃの３つの
画素データである状態で、クロックに同期した次のタイ
ミングでは、データリード制御信号ＤＲＣが（００）で
あれば出力状態は変わらず、（０１）であれば１つずれ
てＢ、Ｃ、Ｄの３つの画素データが、（１０）であれば
２つずれてＣ、Ｄ、Ｅの３つの画素データが、それぞれ
出力画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2として出力
される状態に変化する。
という画素データがこの記載順にデータラッチ２に保持
されたとすると、出力されている３つの画素データＯＵ
Ｔ0、ＯＵＴ1、ＯＵＴ2がそれぞれＡ、Ｂ、Ｃの３つの
画素データである状態で、クロックに同期した次のタイ
ミングでは、データリード制御信号ＤＲＣが（００）で
あれば出力状態は変わらず、（０１）であれば１つずれ
てＢ、Ｃ、Ｄの３つの画素データが、（１０）であれば
２つずれてＣ、Ｄ、Ｅの３つの画素データが、それぞれ
出力画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2として出力
される状態に変化する。
【００１８】アドレスカウンタ３は出力するリードアド
レス信号ＲＡを順次カウントアップさせていくが、デー
タラッチ２から出力される１ビットのフル信号Ｆが
（１）となっている間はカウント動作を行わない。すな
わち、フル信号Ｆはアドレスカウンタ３のカウント動作
のディセーブル信号となっている。尚、データラッチ２
は、フル信号Ｆを（０）としてカウント動作している
が、それ以上データを保持できない状態になると、フル
信号Ｆを（１）としてカウント動作を停止するようにな
っている。
レス信号ＲＡを順次カウントアップさせていくが、デー
タラッチ２から出力される１ビットのフル信号Ｆが
（１）となっている間はカウント動作を行わない。すな
わち、フル信号Ｆはアドレスカウンタ３のカウント動作
のディセーブル信号となっている。尚、データラッチ２
は、フル信号Ｆを（０）としてカウント動作している
が、それ以上データを保持できない状態になると、フル
信号Ｆを（１）としてカウント動作を停止するようにな
っている。
【００１９】セレクタ４は３つの入力端子Ｉ0、Ｉ1、Ｉ
2と２つの出力端子Ｏ1、Ｏ2とを備えており、１ビット
の選択信号Ｃが（０）であれば入力端子Ｉ0、Ｉ1から入
力される画素データをそれぞれ出力端子Ｏ1、Ｏ2から出
力し、一方、選択信号Ｃが（１）であれば入力端子
Ｉ1、Ｉ2から入力される画素データをそれぞれ出力端子
Ｏ1、Ｏ2から出力する。尚、セレクタ４の入力端子
Ｉ0、Ｉ1、Ｉ2にはそれぞれデータラッチ２から出力さ
れる３つの画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2が入
力される。
2と２つの出力端子Ｏ1、Ｏ2とを備えており、１ビット
の選択信号Ｃが（０）であれば入力端子Ｉ0、Ｉ1から入
力される画素データをそれぞれ出力端子Ｏ1、Ｏ2から出
力し、一方、選択信号Ｃが（１）であれば入力端子
Ｉ1、Ｉ2から入力される画素データをそれぞれ出力端子
Ｏ1、Ｏ2から出力する。尚、セレクタ４の入力端子
Ｉ0、Ｉ1、Ｉ2にはそれぞれデータラッチ２から出力さ
れる３つの画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ2が入
力される。
【００２０】線形補間演算回路５−１はデータラッチ２
から出力される画素データＯＵＴ0、ＯＵＴ1を用いて、
線形補間演算回路５−２はセレクタ４から出力される２
つの画素データ（ＯＵＴ0とＯＵＴ1またはＯＵＴ1とＯ
ＵＴ2）を用いて、それぞれ線形補間演算を行い、その
演算結果を出力する。
から出力される画素データＯＵＴ0、ＯＵＴ1を用いて、
線形補間演算回路５−２はセレクタ４から出力される２
つの画素データ（ＯＵＴ0とＯＵＴ1またはＯＵＴ1とＯ
ＵＴ2）を用いて、それぞれ線形補間演算を行い、その
演算結果を出力する。
【００２１】定数加算回路６は入力される拡大値Ｍを用
いた加算演算を順次行い、その演算結果に応じてデータ
リード制御信号ＤＲＣ及び選択信号Ｃを生成して出力す
る。制御回路７は各ブロックの動作を制御する。
いた加算演算を順次行い、その演算結果に応じてデータ
リード制御信号ＤＲＣ及び選択信号Ｃを生成して出力す
る。制御回路７は各ブロックの動作を制御する。
【００２２】定数加算回路６の構成を図２に示す。乗算
器６１の入力には拡大値Ｍが与えられており、乗算器６
１は拡大値Ｍを２倍して出力する。乗算器６１の出力は
制御回路６７によりＯＮ／ＯＦＦが切り換えられるスイ
ッチ６２を介して（ｎ＋２）ビットの加算器６３に入力
されている。加算器６３の出力の下位ｎビットの出力と
初期値Ｓとがセレクタ６４に入力されている。加算器６
３の出力の上位２ビットはデータリード制御信号ＤＲＣ
として出力される。
器６１の入力には拡大値Ｍが与えられており、乗算器６
１は拡大値Ｍを２倍して出力する。乗算器６１の出力は
制御回路６７によりＯＮ／ＯＦＦが切り換えられるスイ
ッチ６２を介して（ｎ＋２）ビットの加算器６３に入力
されている。加算器６３の出力の下位ｎビットの出力と
初期値Ｓとがセレクタ６４に入力されている。加算器６
３の出力の上位２ビットはデータリード制御信号ＤＲＣ
として出力される。
【００２３】セレクタ６４は２つの入力のいずれか一方
を出力するが、その切り換えは制御回路６７が行う。ラ
ッチ回路６５の入力にはセレクタ６４の出力が与えられ
ており、また、ラッチ回路６５の出力は加算器６３に入
力されている。加算器６６は（ｎ＋１）ビットの加算器
であり、加算器６３の出力の上位ｎビットと拡大値Ｍと
が入力されている。加算器６６の出力の上位１ビットは
選択信号Ｃとして出力される。
を出力するが、その切り換えは制御回路６７が行う。ラ
ッチ回路６５の入力にはセレクタ６４の出力が与えられ
ており、また、ラッチ回路６５の出力は加算器６３に入
力されている。加算器６６は（ｎ＋１）ビットの加算器
であり、加算器６３の出力の上位ｎビットと拡大値Ｍと
が入力されている。加算器６６の出力の上位１ビットは
選択信号Ｃとして出力される。
【００２４】尚、データラッチ２からの画素データの読
み出しが開始された後、次の画素データの読み出しが行
われるタイミングまでの間に、制御回路６７は、スイッ
チ６２をＯＦＦからＯＮに切り換えるとともに、初期値
Ｓを出力している状態から加算器６３の出力の上位ｎビ
ットを出力している状態にセレクタ６４を切り換える。
み出しが開始された後、次の画素データの読み出しが行
われるタイミングまでの間に、制御回路６７は、スイッ
チ６２をＯＦＦからＯＮに切り換えるとともに、初期値
Ｓを出力している状態から加算器６３の出力の上位ｎビ
ットを出力している状態にセレクタ６４を切り換える。
【００２５】さて、以上の構成において、処理を開始す
るに先立って制御回路７により初期化が行われる。具体
的には、アドレスカウンタ３のカウント値の初期化、デ
ータラッチ２のリード及びライトアドレスポインタの初
期化、及び、データラッチ１、データラッチ２のそれぞ
れに保持されているデータの消去を行い、さらに、定数
加算回路６についてはスイッチ６２をＯＦＦにするとと
もに、セレクタ６４から初期値Ｓが出力される状態にセ
レクタ６４を切り換えてラッチ回路６５に初期値Ｓが保
持されている状態にする。
るに先立って制御回路７により初期化が行われる。具体
的には、アドレスカウンタ３のカウント値の初期化、デ
ータラッチ２のリード及びライトアドレスポインタの初
期化、及び、データラッチ１、データラッチ２のそれぞ
れに保持されているデータの消去を行い、さらに、定数
加算回路６についてはスイッチ６２をＯＦＦにするとと
もに、セレクタ６４から初期値Ｓが出力される状態にセ
レクタ６４を切り換えてラッチ回路６５に初期値Ｓが保
持されている状態にする。
【００２６】そして、データの処理を開始すると、デー
タラッチ２に必要量のデータが保持された状態になるま
で、データラッチ２以降の回路には動作を停止させ、線
形補間演算に必要な画素データ（具体的には先頭の３つ
の画素データ）が保持されるのを待って処理を開始す
る。
タラッチ２に必要量のデータが保持された状態になるま
で、データラッチ２以降の回路には動作を停止させ、線
形補間演算に必要な画素データ（具体的には先頭の３つ
の画素データ）が保持されるのを待って処理を開始す
る。
【００２７】データラッチ１に保持されている元画素デ
ータは先頭のデータから順次読み出され、データラッチ
２に書き込まれる。データラッチ２からフル信号Ｆが出
力されている場合はデータラッチ２へのデータの書き込
みができないが、フル信号Ｆが出力されていない場合は
データラッチ２に順次書き込まれる。これは、データラ
ッチ１からデータを読み出すアドレスを指定するアドレ
スカウンタ３がフル信号Ｆをディセーブルとして順次ア
ドレスを加算することにより実現されている。
ータは先頭のデータから順次読み出され、データラッチ
２に書き込まれる。データラッチ２からフル信号Ｆが出
力されている場合はデータラッチ２へのデータの書き込
みができないが、フル信号Ｆが出力されていない場合は
データラッチ２に順次書き込まれる。これは、データラ
ッチ１からデータを読み出すアドレスを指定するアドレ
スカウンタ３がフル信号Ｆをディセーブルとして順次ア
ドレスを加算することにより実現されている。
【００２８】データラッチ２から出力される画素データ
ＯＵＴ0、ＯＵＴ1、ＯＵＴ2は、定数加算回路６におい
て拡大値Ｍの２倍を加算した結果をデータリード制御信
号ＤＲＣとして受けることにより、桁上がりが発生しな
ければ変化せず、桁上がりが１桁発生するとそれぞれ１
つずれた元画素データとなり、桁上がりが２桁発生する
とそれぞれ２つずれた元画素データとなる。
ＯＵＴ0、ＯＵＴ1、ＯＵＴ2は、定数加算回路６におい
て拡大値Ｍの２倍を加算した結果をデータリード制御信
号ＤＲＣとして受けることにより、桁上がりが発生しな
ければ変化せず、桁上がりが１桁発生するとそれぞれ１
つずれた元画素データとなり、桁上がりが２桁発生する
とそれぞれ２つずれた元画素データとなる。
【００２９】そして、このように変化するデータラッチ
２から出力される画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ
2に関しては、線形補間演算回路５−１により画素デー
タＯＵＴ0及びＯＵＴ1を用いた線形補間演算が行われ、
また、定数加算回路６において前の加算結果に拡大値Ｍ
を加算した結果、桁上がりが発生しなければ線形補間演
算回路５−１で用いられるのと同じ画素データＯＵＴ0
及びＯＵＴ1を用いた線形補間演算が、一方、桁上がり
が発生すれば画素データＯＵＴ1及びＯＵＴ2を用いた線
形補間演算が、線形補間演算回路５−２によりそれぞれ
行われる。
２から出力される画素データＯＵＴ0、ＯＵＴ1、ＯＵＴ
2に関しては、線形補間演算回路５−１により画素デー
タＯＵＴ0及びＯＵＴ1を用いた線形補間演算が行われ、
また、定数加算回路６において前の加算結果に拡大値Ｍ
を加算した結果、桁上がりが発生しなければ線形補間演
算回路５−１で用いられるのと同じ画素データＯＵＴ0
及びＯＵＴ1を用いた線形補間演算が、一方、桁上がり
が発生すれば画素データＯＵＴ1及びＯＵＴ2を用いた線
形補間演算が、線形補間演算回路５−２によりそれぞれ
行われる。
【００３０】以上のようにして、線形補間演算を伴った
上で２画素の並列処理により解像度変換が行われるが、
２n／Ｍ（拡大値）の拡大率で画像の解像度が変換され
ることになる。そして、本実施形態では、まず、一度の
処理で線形補間演算に用いられる可能性のある全ての元
画素データの選択がデータラッチ２により行われ、次
に、各出力画素データ毎に線形補間演算に用いる元画素
データの選択がセレクタ４により行われ、線形補間演算
を伴った上で並列処理により解像度変換を行うために必
要な元画素データの選択をデータラッチ２とセレクタ４
とにより分離しているので、拡大値Ｍを加算することに
より桁上がりが発生したか否かを示すキャリー信号のみ
を用いて元画素データの選択を行うことができる。その
結果、バス数の増加が抑制されるなどして構成が簡略化
され、装置の小型化及びコストダウンを実現することが
できる。
上で２画素の並列処理により解像度変換が行われるが、
２n／Ｍ（拡大値）の拡大率で画像の解像度が変換され
ることになる。そして、本実施形態では、まず、一度の
処理で線形補間演算に用いられる可能性のある全ての元
画素データの選択がデータラッチ２により行われ、次
に、各出力画素データ毎に線形補間演算に用いる元画素
データの選択がセレクタ４により行われ、線形補間演算
を伴った上で並列処理により解像度変換を行うために必
要な元画素データの選択をデータラッチ２とセレクタ４
とにより分離しているので、拡大値Ｍを加算することに
より桁上がりが発生したか否かを示すキャリー信号のみ
を用いて元画素データの選択を行うことができる。その
結果、バス数の増加が抑制されるなどして構成が簡略化
され、装置の小型化及びコストダウンを実現することが
できる。
【００３１】尚、コンピュータディスプレイのように処
理の同時性が必要な場合は、データラッチ２以降の処理
を並列画素毎に行えばよく、データラッチ１からの画素
データの読み出しはデータラッチ２のフル信号Ｆで制御
されるので、制御が容易になる。また、本第１実施形態
では、データラッチ１とデータラッチ２との間に処理が
行われないので、出力画素データのスループットの条件
を満たす限り、これらの間のデータ転送形態を規定する
必要はない。また、スイッチ６２はタイミングの問題を
考慮することにより省略することができる。
理の同時性が必要な場合は、データラッチ２以降の処理
を並列画素毎に行えばよく、データラッチ１からの画素
データの読み出しはデータラッチ２のフル信号Ｆで制御
されるので、制御が容易になる。また、本第１実施形態
では、データラッチ１とデータラッチ２との間に処理が
行われないので、出力画素データのスループットの条件
を満たす限り、これらの間のデータ転送形態を規定する
必要はない。また、スイッチ６２はタイミングの問題を
考慮することにより省略することができる。
【００３２】本発明の第２実施形態である画像処理装置
のブロック図を図３に示す。尚、第１実施形態のブロッ
ク図である図１と同一部分には同一符号を付して説明を
省略する。８は線形補間演算回路であり、データラッチ
１から出力される画素データを用いて補間演算を行い、
その演算結果をデータラッチ２に出力する。また、線形
補間演算回路８は、アドレスカウンタ３と同様に、デー
タラッチ２から出力されるフル信号Ｆをディセーブル信
号として動作する。
のブロック図を図３に示す。尚、第１実施形態のブロッ
ク図である図１と同一部分には同一符号を付して説明を
省略する。８は線形補間演算回路であり、データラッチ
１から出力される画素データを用いて補間演算を行い、
その演算結果をデータラッチ２に出力する。また、線形
補間演算回路８は、アドレスカウンタ３と同様に、デー
タラッチ２から出力されるフル信号Ｆをディセーブル信
号として動作する。
【００３３】データラッチ１はアドレスカウンタ３が出
力するリードアドレス信号ＲＡに基づいて画素データを
出力するが、その結果、線形補間演算が行われて副走査
方向に解像度が変換された画像の画素データが主走査方
向に補間演算手段８から順次出力されるように、アドレ
スカウンタ３はリードアドレス信号ＲＡを生成する。
力するリードアドレス信号ＲＡに基づいて画素データを
出力するが、その結果、線形補間演算が行われて副走査
方向に解像度が変換された画像の画素データが主走査方
向に補間演算手段８から順次出力されるように、アドレ
スカウンタ３はリードアドレス信号ＲＡを生成する。
【００３４】以上の構成により、入力された画像は、線
形補間演算回路８により線形補間演算が行われて副走査
方向に解像度が変換された後、線形補間演算回路５−
１、５−２により線形補間演算が行われて主走査方向に
解像度が変換されるとともに、並列処理により解像度変
換が行われる。このようにして、本第２実施形態では、
主走査方向及び副走査方向の両方向に線形補間演算を伴
った上で並列処理により解像度変換を行うことができ
る。
形補間演算回路８により線形補間演算が行われて副走査
方向に解像度が変換された後、線形補間演算回路５−
１、５−２により線形補間演算が行われて主走査方向に
解像度が変換されるとともに、並列処理により解像度変
換が行われる。このようにして、本第２実施形態では、
主走査方向及び副走査方向の両方向に線形補間演算を伴
った上で並列処理により解像度変換を行うことができ
る。
【００３５】ここで、上記第１実施形態において、解像
度変換の対象である画像の画素データを主走査方向にデ
ータラッチ２に順次入力すると、線形補間演算手段５−
１、５−２からは主走査方向に解像度が変換された画像
の画素データが主走査方向に順次出力されることになる
が、これらの画素データを用いて線形補間演算を行うこ
とにより副走査方向に解像度を変換しようとすると、線
形補間演算手段５−１、５−２からは主走査方向に画素
データが順次出力されることから、画素データを保持し
ておくデータラッチが別途必要となる。
度変換の対象である画像の画素データを主走査方向にデ
ータラッチ２に順次入力すると、線形補間演算手段５−
１、５−２からは主走査方向に解像度が変換された画像
の画素データが主走査方向に順次出力されることになる
が、これらの画素データを用いて線形補間演算を行うこ
とにより副走査方向に解像度を変換しようとすると、線
形補間演算手段５−１、５−２からは主走査方向に画素
データが順次出力されることから、画素データを保持し
ておくデータラッチが別途必要となる。
【００３６】これに対して、本第２実施形態では、デー
タラッチ１とデータラッチ２との間に線形補間演算手段
８を設けることにより、データラッチ２には、線形補間
演算を行うことにより副走査方向に解像度が変換された
画像の画素データが主走査方向に順次入力されるので、
データを保持するデータラッチがデータラッチ１及びデ
ータラッチ２以外には不要となり、装置の小型化及びコ
ストダウンを実現することができる。
タラッチ１とデータラッチ２との間に線形補間演算手段
８を設けることにより、データラッチ２には、線形補間
演算を行うことにより副走査方向に解像度が変換された
画像の画素データが主走査方向に順次入力されるので、
データを保持するデータラッチがデータラッチ１及びデ
ータラッチ２以外には不要となり、装置の小型化及びコ
ストダウンを実現することができる。
【００３７】尚、本第２実施形態において、入力された
拡大値を前の加算結果に順次加算し、この加算により発
生するキャリー信号を用いてデータラッチ１から出力す
るデータを選択するようにしておけば、副走査方向への
拡大率を可変とすることができる。また、上記加算結果
を用いて線形補間演算回路８で行われる線形補間演算の
補間係数を生成するようにしてもよい。
拡大値を前の加算結果に順次加算し、この加算により発
生するキャリー信号を用いてデータラッチ１から出力す
るデータを選択するようにしておけば、副走査方向への
拡大率を可変とすることができる。また、上記加算結果
を用いて線形補間演算回路８で行われる線形補間演算の
補間係数を生成するようにしてもよい。
【００３８】本発明の第３実施形態である画像処理装置
のブロック図を図４に示す。尚、第２実施形態のブロッ
ク図である図３と同一部分には同一符号を付して説明を
省略する。９は補間係数生成回路であり、定数加算回路
６内の加算器６３の出力の下位ｎビットＡ1を用いて線
形補間演算回路５−１で行われる線形補間演算の補間係
数を生成するとともに、定数加算回路６内の加算器６６
の出力の下位ｎビットＡ2を用いて線形補間演算回路５
−２で行われる線形補間演算の補間係数を生成する。
のブロック図を図４に示す。尚、第２実施形態のブロッ
ク図である図３と同一部分には同一符号を付して説明を
省略する。９は補間係数生成回路であり、定数加算回路
６内の加算器６３の出力の下位ｎビットＡ1を用いて線
形補間演算回路５−１で行われる線形補間演算の補間係
数を生成するとともに、定数加算回路６内の加算器６６
の出力の下位ｎビットＡ2を用いて線形補間演算回路５
−２で行われる線形補間演算の補間係数を生成する。
【００３９】以上の構成により、１回の処理毎に元画素
データと出力画素データとの位置関係に応じた適切な補
間係数が生成され、この生成された補間係数にて線形補
間演算が行われるので、解像度変換された画像はより原
画像により忠実なものとなる。そして、本第３実施形態
では、補間係数を生成するために回路を別途設けること
なく、データリード制御信号ＤＲＣ及び選択信号Ｃを生
成するために必要となる、定数加算回路６にて行われる
加算演算の演算結果を利用して線形補間演算の補間係数
を生成しているので、装置の小型化及びコストダウンを
実現することができる。
データと出力画素データとの位置関係に応じた適切な補
間係数が生成され、この生成された補間係数にて線形補
間演算が行われるので、解像度変換された画像はより原
画像により忠実なものとなる。そして、本第３実施形態
では、補間係数を生成するために回路を別途設けること
なく、データリード制御信号ＤＲＣ及び選択信号Ｃを生
成するために必要となる、定数加算回路６にて行われる
加算演算の演算結果を利用して線形補間演算の補間係数
を生成しているので、装置の小型化及びコストダウンを
実現することができる。
【００４０】尚、上記各実施形態は２画素の並列処理に
より解像度変換を行うようになっているが、容易に３画
素以上の並列処理に応用することができる。例えば、３
≦ｋなるｋ画素の並列処理により解像度変換を行うため
には、装置全体のブロック図としては図５に示すように
しておけばよい。
より解像度変換を行うようになっているが、容易に３画
素以上の並列処理に応用することができる。例えば、３
≦ｋなるｋ画素の並列処理により解像度変換を行うため
には、装置全体のブロック図としては図５に示すように
しておけばよい。
【００４１】同図において、データラッチ２からはリー
ドアドレスポインタが示すアドレスを先頭とする（ｋ＋
１）個の連続したアドレスに保持している画素データを
若いアドレスに保持しているものから順に画素データＯ
ＵＴ0、ＯＵＴ1、ＯＵＴ2、…、ＯＵＴkとして出力され
る。また、データラッチ２はデータリード制御信号ＤＲ
Ｃを２進数として考えたときの数値だけ増加させるとい
う動作をクロックに同期して行う。
ドアドレスポインタが示すアドレスを先頭とする（ｋ＋
１）個の連続したアドレスに保持している画素データを
若いアドレスに保持しているものから順に画素データＯ
ＵＴ0、ＯＵＴ1、ＯＵＴ2、…、ＯＵＴkとして出力され
る。また、データラッチ２はデータリード制御信号ＤＲ
Ｃを２進数として考えたときの数値だけ増加させるとい
う動作をクロックに同期して行う。
【００４２】セレクタ４−１、４−２、…、４−（ｋ−
１）はセレクタ４と同一構成であり、それぞれの入力端
子Ｉ0、Ｉ1、Ｉ2には、セレクタ４−１については画素
データＯＵＴ0、ＯＵＴ1、ＯＵＴ2が、セレクタ４−２
についてはセレクタ４−１の出力端子Ｏ1から出力され
る画素データ、出力端子Ｏ2から出力される画素デー
タ、画素データＯＵＴ3が、…、セレクタ４−（ｋ−
１）についてはセレクタ４−（ｋ−２）の出力端子Ｏ1
から出力される画素データ、出力端子Ｏ2から出力され
る画素データ、画素データＯＵＴkが入力される。ま
た、セレクタ４−１、４−２、…、４−（ｋ−１）はそ
れぞれ選択信号Ｃ1、Ｃ2、…、Ｃkによって出力する画
素データの切り換えを行う。セレクタ４−１、４−２、
…、４−（ｋ−１）から出力される２つの画素データは
それぞれ線形補間演算回路５−２、５−３、…、５−ｋ
に入力される。
１）はセレクタ４と同一構成であり、それぞれの入力端
子Ｉ0、Ｉ1、Ｉ2には、セレクタ４−１については画素
データＯＵＴ0、ＯＵＴ1、ＯＵＴ2が、セレクタ４−２
についてはセレクタ４−１の出力端子Ｏ1から出力され
る画素データ、出力端子Ｏ2から出力される画素デー
タ、画素データＯＵＴ3が、…、セレクタ４−（ｋ−
１）についてはセレクタ４−（ｋ−２）の出力端子Ｏ1
から出力される画素データ、出力端子Ｏ2から出力され
る画素データ、画素データＯＵＴkが入力される。ま
た、セレクタ４−１、４−２、…、４−（ｋ−１）はそ
れぞれ選択信号Ｃ1、Ｃ2、…、Ｃkによって出力する画
素データの切り換えを行う。セレクタ４−１、４−２、
…、４−（ｋ−１）から出力される２つの画素データは
それぞれ線形補間演算回路５−２、５−３、…、５−ｋ
に入力される。
【００４３】尚、並列処理する画素数を多くすることに
より、処理遅延が問題となる場合は、パイプライン化な
どによる高速化を図るようにした方がよい。
より、処理遅延が問題となる場合は、パイプライン化な
どによる高速化を図るようにした方がよい。
【００４４】定数加算回路６の構成は図６に示すように
しておけばよい。尚、図２と同一部分には同一符号を付
して説明を省略する。同図において、加算器６３を（ｎ
＋α）ビットの加算器とし、その出力の上位αビットを
データリード制御信号ＤＲＣとして出力する。ここで、
αは（１＋ｌｏｇ2ｋ）の整数部分である。
しておけばよい。尚、図２と同一部分には同一符号を付
して説明を省略する。同図において、加算器６３を（ｎ
＋α）ビットの加算器とし、その出力の上位αビットを
データリード制御信号ＤＲＣとして出力する。ここで、
αは（１＋ｌｏｇ2ｋ）の整数部分である。
【００４５】加算器６６−１、６６−２、…、６６−
（ｋ−１）は（ｎ＋１）ビットの加算器であり、加算器
６６−１の入力には加算器６３の出力の上位ｎビットと
拡大値Ｍとが、加算器６６−２の入力には加算器６６−
１の出力の上位ｎビットと拡大値Ｍとが、…、加算器６
６−（ｋ−１）の入力には加算器６６−（ｋ−２）の出
力の上位ｎビットと拡大値Ｍとがそれぞれ入力されてい
る。そして、加算器６６−１、６６−２、…、６６−
（ｋ−１）の出力の上位１ビットがそれぞれ選択信号Ｃ
1、Ｃ2、…、Ｃk-1となる。
（ｋ−１）は（ｎ＋１）ビットの加算器であり、加算器
６６−１の入力には加算器６３の出力の上位ｎビットと
拡大値Ｍとが、加算器６６−２の入力には加算器６６−
１の出力の上位ｎビットと拡大値Ｍとが、…、加算器６
６−（ｋ−１）の入力には加算器６６−（ｋ−２）の出
力の上位ｎビットと拡大値Ｍとがそれぞれ入力されてい
る。そして、加算器６６−１、６６−２、…、６６−
（ｋ−１）の出力の上位１ビットがそれぞれ選択信号Ｃ
1、Ｃ2、…、Ｃk-1となる。
【００４６】尚、加算器６３、６６−１、６６−２、
…、６６−（ｋ−１）の出力の下位ｎビットＡ1、Ａ2、
Ａ3、…、Ａkを利用してそれぞれ線形補間演算回路５−
１、５−２、５−３、…、５−ｋで行われる線形補間演
算の補間係数を生成することができる。
…、６６−（ｋ−１）の出力の下位ｎビットＡ1、Ａ2、
Ａ3、…、Ａkを利用してそれぞれ線形補間演算回路５−
１、５−２、５−３、…、５−ｋで行われる線形補間演
算の補間係数を生成することができる。
【００４７】本発明の一実施形態であるディスプレイ装
置のブロック図を図７に示す。同図において、１０１は
Ａ／Ｄ変換器、１０２はスイッチ、１０３は画像処理装
置、１０４は例えばＬＣＤパネルなどの画像表示装置、
１０５はタイミング信号生成回路、１０６は制御回路で
ある。
置のブロック図を図７に示す。同図において、１０１は
Ａ／Ｄ変換器、１０２はスイッチ、１０３は画像処理装
置、１０４は例えばＬＣＤパネルなどの画像表示装置、
１０５はタイミング信号生成回路、１０６は制御回路で
ある。
【００４８】Ａ／Ｄ変換器１０１は外部入力されるアナ
ログ画像信号（アナログＲＧＢなど）をデジタル画像信
号に変換して出力する。スイッチ１０２はＡ／Ｄ変換器
１０１により変換されたデジタル画像信号と外部から入
力されるデジタル画像信号とを入力しており、制御回路
１０６からの指示によりどちらか一方を選択して出力す
る。スイッチ１０２から出力された画像信号は画像処理
装置１０３に入力される。画像処理装置１０３は、上記
実施形態のいずれかの画像処理装置であり、所定の拡大
率で画像の解像度を変換して出力する。
ログ画像信号（アナログＲＧＢなど）をデジタル画像信
号に変換して出力する。スイッチ１０２はＡ／Ｄ変換器
１０１により変換されたデジタル画像信号と外部から入
力されるデジタル画像信号とを入力しており、制御回路
１０６からの指示によりどちらか一方を選択して出力す
る。スイッチ１０２から出力された画像信号は画像処理
装置１０３に入力される。画像処理装置１０３は、上記
実施形態のいずれかの画像処理装置であり、所定の拡大
率で画像の解像度を変換して出力する。
【００４９】画像表示装置１０４は画像処理装置１０３
から出力される画像信号から画像を形成して表示する。
タイミング信号生成回路１０５は外部入力される画像信
号の水平垂直同期信号に基づいてタイミング信号を生成
する。各回路ブロックはこのタイミング信号及び不図示
のクロック信号供給回路から供給されるクロックに同期
して動作を行うようになっている。制御回路１０６は、
Ａ／Ｄ変換器１０１、スイッチ１０２、及び、画像処理
装置３の動作を、ディスプレイ装置が円滑に動作するよ
うに制御する。
から出力される画像信号から画像を形成して表示する。
タイミング信号生成回路１０５は外部入力される画像信
号の水平垂直同期信号に基づいてタイミング信号を生成
する。各回路ブロックはこのタイミング信号及び不図示
のクロック信号供給回路から供給されるクロックに同期
して動作を行うようになっている。制御回路１０６は、
Ａ／Ｄ変換器１０１、スイッチ１０２、及び、画像処理
装置３の動作を、ディスプレイ装置が円滑に動作するよ
うに制御する。
【００５０】以上のディスプレイ装置によれば、画像処
理装置１０３として上記各実施形態のいずれかを採用し
ていることから、小型化及びコストダウンを実現した上
で、入力された画像の解像度が変換されて拡大表示する
ことができる。
理装置１０３として上記各実施形態のいずれかを採用し
ていることから、小型化及びコストダウンを実現した上
で、入力された画像の解像度が変換されて拡大表示する
ことができる。
【００５１】
【発明の効果】以上説明したように、請求項１に記載の
画像処理装置によれば、一度の処理で補間演算に用いら
れる可能性のある全ての元画素データの選択と、各出力
画素データ毎に補間演算に用いられる元画素データの選
択とを分離しており、これにより、拡大値を加算するこ
とにより桁上がりが発生したか否かを示すキャリー信号
のみを用いて元画素データの選択を行うことができ、そ
の結果、バス数の増大が抑制されるなどして構成が簡略
化されるので、補間演算を伴った上で並列処理により解
像度変換を行う場合に、装置の小型化及びコストダウン
を実現することができる。この効果は並列処理する画素
数が多くなればなるほど顕著なものとなる。
画像処理装置によれば、一度の処理で補間演算に用いら
れる可能性のある全ての元画素データの選択と、各出力
画素データ毎に補間演算に用いられる元画素データの選
択とを分離しており、これにより、拡大値を加算するこ
とにより桁上がりが発生したか否かを示すキャリー信号
のみを用いて元画素データの選択を行うことができ、そ
の結果、バス数の増大が抑制されるなどして構成が簡略
化されるので、補間演算を伴った上で並列処理により解
像度変換を行う場合に、装置の小型化及びコストダウン
を実現することができる。この効果は並列処理する画素
数が多くなればなるほど顕著なものとなる。
【００５２】また、請求項２に記載の画像処理装置によ
れば、主走査方向及び副走査方向の両方向に所定の補間
演算を伴った上で並列処理により解像度変換を行う場合
に、補間演算を行うことにより副走査方向に解像度が変
換された画像の画素データが主走査方向に第１のデータ
保持手段に順次入力されるので、画素データを保持する
手段を増加させる必要はなくなり、装置の小型化及びコ
ストダウンを実現することができる。
れば、主走査方向及び副走査方向の両方向に所定の補間
演算を伴った上で並列処理により解像度変換を行う場合
に、補間演算を行うことにより副走査方向に解像度が変
換された画像の画素データが主走査方向に第１のデータ
保持手段に順次入力されるので、画素データを保持する
手段を増加させる必要はなくなり、装置の小型化及びコ
ストダウンを実現することができる。
【００５３】また、請求項３に記載の画像処理装置によ
れば、拡大率に応じた補間係数で線形補間演算を行う場
合に、補間係数を生成するために回路を別途設けること
なく、上記キャリー信号を生成するために必要となる加
算演算の演算結果を補間係数を生成するために利用して
いるので、小型化及びコストダウンを実現することがで
きる。
れば、拡大率に応じた補間係数で線形補間演算を行う場
合に、補間係数を生成するために回路を別途設けること
なく、上記キャリー信号を生成するために必要となる加
算演算の演算結果を補間係数を生成するために利用して
いるので、小型化及びコストダウンを実現することがで
きる。
【００５４】また、請求項４に記載のディスプレイ装置
によれば、小型化及びコストダウンを実現した上で、入
力された画像の解像度が変換されて拡大表示することが
できる。
によれば、小型化及びコストダウンを実現した上で、入
力された画像の解像度が変換されて拡大表示することが
できる。
【図１】 本発明の第１実施形態である画像処理装置の
ブロック図である。
ブロック図である。
【図２】 定数加算回路のブロック図である。
【図３】 本発明の第２実施形態である画像処理装置の
ブロック図である。
ブロック図である。
【図４】 本発明の第３実施形態である画像処理装置の
ブロック図である。
ブロック図である。
【図５】 ３画素以上の並列処理を行う場合の画像処理
装置のブロック図である。
装置のブロック図である。
【図６】 図５における定数加算回路のブロック図であ
る。
る。
【図７】 本発明の一実施形態であるディスプレイ装置
のブロック図である。
のブロック図である。
１ データラッチ ２ データラッチ ３ アドレスカウンタ ４ セレクタ ５−１、５−２ 線形補間演算回路 ６ 定数加算回路 ７ 制御回路 ８ 線形補間演算回路 ９ 補間係数生成回路 ６１ 乗算器 ６２ スイッチ ６３ 加算器 ６４ セレクタ ６５ ラッチ回路 ６６ 加算器 ６７ 制御回路 １０１ Ａ／Ｄ変換器 １０２ スイッチ １０３ 画像処理装置 １０４ 画像表示装置 １０５ タイミング信号生成回路 １０６ 制御回路
Claims (4)
- 【請求項１】 入力される複数の画素データを順次保持
するとともに、データリード制御信号に応じて順次変化
するリードアドレスポインタを有し、該リードアドレス
ポインタに対応するアドレスと所定の関係を満足する複
数のアドレスに保持している画素データを同時に出力す
る第１のデータ保持手段と、 該第１のデータ保持手段から出力される複数の画素デー
タの中から選択信号に応じて画素データを選択する選択
手段と、 該選択手段によって選択された画素データを用いて所定
の補間演算を行い、その演算結果を出力する補間演算手
段と、 前の加算結果と定数とを用いた加算を順次行い、その加
算結果に桁上がりが発生したか否かに応じて前記データ
リード制御信号及び前記選択信号を生成する定数加算手
段と、を有することを特徴とする画像処理装置。 - 【請求項２】 入力される複数の画素データを保持する
第２のデータ保持手段と、 該第２のデータ保持手段から出力される画素データを用
いて所定の補間演算を行い、その演算結果を出力する副
走査補間演算手段と、 所定の補間演算を行うことにより副走査方向に解像度が
変換された画像の画素データが主走査方向に前記副走査
補間演算手段から順次出力されるようにするために必要
な画素データが前記第２のデータ保持手段から順次出力
されるように制御する手段とを設け、 前記副走査補間演算手段から出力されるデータを前記第
１のデータ保持手段に入力する構成としたことを特徴と
する請求項１に記載の画像処理装置。 - 【請求項３】 前記補間演算手段が線形補間演算を行う
ものであって、前記定数加算回路の加算結果を用いて前
記補間演算手段で行われる線形補間演算の補間係数を生
成する補間係数生成手段を有することを特徴とする請求
項１または２に記載の画像処理装置。 - 【請求項４】 外部から入力された画像信号に対して所
定の処理を施す画像処理装置と、該画像処理装置を介し
た画像信号から画像を形成して表示する画像表示装置
と、当該ディスプレイ装置が円滑に動作するように制御
する制御回路と、を有するディスプレイ装置であって、
前記画像処理装置が請求項１乃至３のいずれか１つに記
載の画像処理装置であることを特徴とするディスプレイ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073765A JP2000270207A (ja) | 1999-03-18 | 1999-03-18 | 画像処理装置及びこれを用いたディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11073765A JP2000270207A (ja) | 1999-03-18 | 1999-03-18 | 画像処理装置及びこれを用いたディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000270207A true JP2000270207A (ja) | 2000-09-29 |
Family
ID=13527655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11073765A Pending JP2000270207A (ja) | 1999-03-18 | 1999-03-18 | 画像処理装置及びこれを用いたディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000270207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004114A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | 解像度変換回路及び表示装置 |
| CN100377562C (zh) * | 2003-04-24 | 2008-03-26 | 兄弟工业株式会社 | 图像读取器、图像读取装置以及读取分辨率设置方法 |
-
1999
- 1999-03-18 JP JP11073765A patent/JP2000270207A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100377562C (zh) * | 2003-04-24 | 2008-03-26 | 兄弟工业株式会社 | 图像读取器、图像读取装置以及读取分辨率设置方法 |
| JP2006004114A (ja) * | 2004-06-16 | 2006-01-05 | Ricoh Co Ltd | 解像度変換回路及び表示装置 |
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